| 主权项 |
1.一种记忆系统,包括: 处理机;及 耦合到该处理机的活性记忆,包括: 第一记忆,储存多个可能位址; 第二记忆,储存接收自该处理机的实际位址; 从储存于该第一记忆的可能位址识别至少一活性 位址成为 储存于该第二记忆之实际位址之函数的电路。2. 如申请专利范围第1项的记忆系统,其中该活性记 忆包 含将该至少一活性位址送到该处理机的电路,该处 理机以 该至少一活性位址来定址相关系统记忆。3.如申 请专利范围第1项的记忆系统,另包括控制电路, 控制该可能位址从该第一记忆转移到该识别电路, 及该实 际位址从该第二记忆转移到该识别电路。4.如申 请专利范围第1项的记忆系统,其中该识别电路识 别在该实际位址之汉明距离内的至少一可能位址, 来识别 该至少一活性位址。5.如申请专利范围第3项的记 忆系统,其中该控制电路包 括: 第一记忆读/写电路,将该可能位址从该第一记忆 转移到 该识别电路; 第二记忆读/写电路,将该实际位址从该第二记忆 转移到 该识别电路; 耦合到该第一和第二读/写电路的控制器,控制该 可能位 址顺序转移到该识别电路,及该实际位址转移到该 识别电 路。6.如申请专利范围第5项的记忆系统,其中该控 制器依据 储存于该第二记忆的控制指令来操作。7.如申请 专利范围第5项的记忆系统,另包括耦合到该第 一读/写电路以将该可能位址从该处理机选择性转 移到该 第一记忆的第一输入/输出电路,和耦合到该第二 读/写电 路以将该实际位址从该处理机选择性转移到该第 二记忆的 第二输入/输出电路。8.如申请专利范围第1项的记 忆系统,其中该活性记忆制 成单一元件;该单一元件的针脚组态与选择之非活 性记忆 元件的针脚组态相容。9.一种卡勒瓦记忆系统,包 括: 处理机; 系统资料记忆,具有各可由取自该处理机之活性位 址来存 取的多个资料储存元件;和 构成单一元件的活性记忆,包括: 资料记忆,储存转移自该处理机的多个位址字; 资料记忆控制电路,在该资料记忆与第一内部滙流 排之间 选择性转移该位址字; 广播记忆,储存转移自该处理机的控制字和实际位 址字; 广播记忆控制电路,在该广播记忆与第二内部滙流 排之间 选择性转移该控制字和该实际位址字; 资料路径,从储存于该资料记忆的住址字选择在储 存于该 广播记忆之实际位址字之汉明距离内的至少一活 性位址; 将该至少一活性位址字耦合到该处理机的电路; 控制器,回应取自该广播记忆的控制字,控制该位 址字从 该资料记忆经由该第一滙流排顺序转移到该资料 路径,及 该实际位址经由该第二滙流排转移到资料路径。 10.如申请专利范围第9项的卡勒瓦记忆系统,另包 括资料 记忆输入/输出电路,控制该位址字从该处理机经 由该第 一内部滙流排转移到该资料记忆。11.如申请专利 范围第9项的记忆系统,另包括广播记忆输 入/输出电路,控制该实际位址字从该处理机经由 该第二 内部滙流排转移到该广播记忆。12.如申请专利范 围第10项的记忆系统,其中该耦合电路 包含该资料记忆输入/输出电路。13.如申请专利范 围第11项的记忆系统,其中该耦合电路 包含该广播记忆输入/输出电路。14.一种记忆系统 ,包括: 处理机;及 耦合到该处理机的活性记忆,包括: 资料记忆,储存多个可能位址和配合该位址的资料 ; 广播记忆,储存接收自该处理机的实际住址; 从储存于该资料记忆的位址识别在储存于该广播 记忆之实 际位址字之汉明距离内之活性位址的电路; 存取储存于配合该活性位址之资料记忆之资料的 电路; 控制器,控制该位址字从该资料记忆转移到该识别 电路, 及该实际位址从该广播记忆转移到该识别电路。 15.如申请专利范围第14项的记忆系统,另包括从该 资料 记忆取还配合该活性位址之资料的电路。16.如申 请专利范围第14项的记忆系统,另包括在写入时 依据接收自该处理机的资料字来修改配合该活性 位址之资 料的电路。17.如申请专利范围第16项的记忆系统, 其中该修改电路 在写入时依据接收自该处理机的对应逻辑1将配合 该活性 位址之资料的至少一位元增最,依据接收自该处理 机的对 应逻辑0将该位元减量。18.如申请专利范围第17项 的记忆系统,其中该修改电路 在写入时取还配合活性位址之该资料的住元,将该 至少一 位元增最或减量,将修改的该位元写入该资料记忆 。19.一种实施活性位址的方法,包括以下步骤: 将多个可能位址储存于活性记忆元件的第一组储 存位置; 将实际位址储存于活性记忆元件的第二组储存位 置; 使用活性记忆元件上的电路;从储存于第一组位置 的多个 可能位址识别活性位址,成为储存于第二组储存位 置之实 际位址的函数; 使用活性记忆元件上识别的活性位址,将系统资料 储存记 忆定址。20.如申请专利范围第19项的方法,其中识 别活性位址的 该步骤包括识别在实际位址汉明距离内之可能位 址的步骤 。图示简单说明: 图1是实施本发明之观念之记忆系统的功能方块图 ; 图2是图1之活性记忆的详细功能方块图; 图3是实施在图2之资料路径之部分电路的示意图; |
