| 主权项 |
1.一种半导体组合,包含:多个半导体装置,每一个都因应于一经由至少一个与该装置相连的输入/输出接头而施加到该装置的时序信号;一用于支援该多个半导体装置的封装组合,每一半导体装置皆彼此间隔一预定距离;多个包装组合的输入/输出接脚,其以间隔之关系予以配置,用以将一外部来源的信号耦合到该等半导体装置的至少一部分;时序分配装置,其系耦合在该等输入/输出接脚及该等半导体装置的输入/输出接头之间;以及阻抗装置,其系耦合在时序分配装置与一个参考电压之间,该阻抗装置实际上是位在邻接输入/输出的接脚之一。2.根据申请专利范围第1项的半导体组合,其中的阻抗装置是在封装组合上。3.根据申请专利范围第1项的半导体组合,其中的阻抗装置邻接到该封装组合。4.根据申请专利范围第1项的半导体组合,其中的阻抗装置为一电阻。5.根据申请专利范围第1项的半导体组合,该等半导体装置之至少一部分为记忆体装置。6.根据申请专利范围第5项的半导体组合,其中的记忆体装置因应于同步记忆体装置。7.根据申请专利范围第6项的半导体组合,其中有一单一时序分配装置在该封装组合上。8.根据申请专利范围第1项的半导体组合,其中的参考电压是接地的。图示简单说明:图1是记忆体SIMM之示意图,其为先前技术中所提出的时序线路规划。图2是使用图1之规划、频率为100百万赫兹之时序信号的模拟电压波形轨迹。图3是同步DRAM SIMM时序分配所使用的另一个先前技术规划。图4仍是同步DRAM SIMM时序分配所使用的另一个先前技术规划。图5是一先前技术使用电阻性线路终端器的同步DRAMSIMM的时序分配规划。图6是先前技术使用连接至SIMM的二个独立时序信号的输入接脚的同步DRAM SIMM时序分配规划。图7所示为DRAM SIMM等效电路的一个电路图,所示的是主要的阻抗。图8A所示为修改之等效电路的部份电路图,以揭示本发明的第一具体实施例。图8B所示为该等效电路的部份电路图,以揭示本发明的第二具体实施例。图9是本发明的较佳具体实施例之示意图,所示为该时序信号之邻接该SIMM输入/输出的接脚的终端电阻。图10是当本发明使用于100百万赫兹的时序频率时,DRAM |
