| 主权项 |
1.一种利用减小非挥发性记忆体单元的自我对准埋入式NC^+C位元线之宽度以增加记忆体单元密度之方法,包含下列步骤:以一般记忆体的先期制程制作一基质,并于其上形成一垫层氧化层和一可予蚀刻之含矽材质;以光阻沉积数个平行氧化层于该含矽材质层上;于该垫层氧化层外部以可由乾蚀刻或湿蚀刻步骤去除之材质做间隔物(spacer);沉积一阻隔氧化层于步骤完成之结构上,并做平坦化;蚀刻该阻隔氧化层至露出该间隔物为止,然后蚀刻该间隔物,留下步骤和之氧化层;以湿蚀刻方式将设于步骤之该氧化层下方之含矽材质层去除,以使该氧化层浮于蚀刻液中,并去除该氧化层;去除该垫层气化层,然后以一般记忆体制作步骤,于基质上成长一闸氧化层(gate oxide)及进行后续步骤。2.根据申请专利范围第1项之方法,其中该含矽材质为聚矽物层。3.根据申请专利范围第1项之方法,其中该间隔物为聚矽物层。4.根据申请专利范围第1项之方法,其中该平行氧层可利用CVD(化学法相沈积)方式成长而成。5.根据申请专利范围第1项之方法,其中该含矽材质层为SiC_3CNC_4C。6.根据申请专利范围第1项之方法,其中该间隔物为SiC_3CNC_4C。7.根据申请专利范围第1项之方法,其中该数个平行氧化层及阻隔氧化层,以含矽材质取代而间隔物则以二氧化矽材质取代,其中之含矽材质可能为成SiC_3CNC_4C。8.根据申请专利范围第1项之方法,其中间隔物之宽度小于0.3m。9.根据申请专利范围第7项之方法,其中间隔物之宽度小于0.3m。10.根据申请专利范围第1项之方法,其中间隔物间之距离加上间隔物之宽度总和小于0.7m。11.根据申请专利范围第7项之方法,其中间隔物间之距离加上间隔物之宽度总和小于0.7m。12.根据申请专利范围第1项之方法,其中间隔物之材质为聚矽物,且其去除方式是以电浆蚀刻去除。图1所示为根据本发明之方法制造一非挥发性记忆体单元的埋入式NC^+C位元线的制程图;图2所示为根据习知技术,22制造一记忆体单元的埋入式NC^+C位元线之制程图;和图3所示为根据本发明之方法制得的非挥发性记忆体单元的平面 |
