| 主权项 |
1.一种双相记忆体感测放大器,其系用以感测一记忆体之资料,该记忆体包括复数个记忆单元(memory cell)、连接每一行memory cell的drain端之位元线(bit line)以及连接每一列memory cell的gate端之字线(word line);一X解码器及一Y解码器电连接于该记忆体,俾解码出该记忆体之位址;其包括:一数据感测电路,包括:一预设电流侦测电路,于X--解码器(X--decoder)或Y解码器(Y--decoder)解码出该记忆体之被选择之字线(selected wordline)或被选择之位元线(selected bit line)地址之时,使该感测放大器进入预设相位,使得被选择到之bitline(selected bit line)之电压准位被设定至一转换点(switching point)附近;该预设电流侦测电路包括:一第一反相元件,其接收一"Low" PRESET 讯号,启动该感测放大器进入预设相位(PresettingPhase),并具放大作用;一第一电流开关,其受该第一反相元件之控制,俾决定是否让电流流入该位元线及流过之电流大小;一反闸电连接于该第一反相元件及一渗漏元件(bleed device)电连接于该第一电流开关,俾提供一放电路径予因电源杂讯而trap于该位元线上之电荷;一延迟元件电连接于该第一反相元件及一等位元件电连接于该延迟元件,于该预设相位(presetting phase)结束后依然维持该数据感测电路之输出与该虚设单元电路之输出于等电位一小段时间;一取値电流侦测电路,电连接于该预设电流侦测电路,于该预设电流侦测电路将该selected bit line之电压准位设定至转换点附近后,使该感测放大器进入取値相位,俾侦测该记忆体内之被选择到之cell(selected cell)之电流并将该电流转成电压输出;该取値电流侦测电路包括:一第二反相元件,其接收一"Low" EVAL 讯号,启动该感测放大器进入取値相位(Evaluating Phase),并具放大作用;一第二电流开关,其受该第二反相元件之控制,俾决定是否让电流流入该位元线;一第一负载,其依该selectedcell之电流大小而得该取値电流侦测电路之输出电压;一虚设单元电路,电连接于该取値电流侦测电路,俾提供一参考电压予该数据感测电路;一差动放大器(differential Amp.),其二输入端分别输入并比较该取値电流侦测电路之输出电压及该虚设单元电路之参考电压,俾侦测出该selected cell之资料。2.如申请专利范围第1项之双相记忆体感测放大器,该虚设单元电路包括:一虚设记忆单元(dummy cell)电连接一虚设行多工器(dummy YMUX),该dummycell被偏压于与该记忆体内selceted cell相近之工作点,俾确保该dummy cell所产生之电流与该selected cell极为相近;一电流--电压转换电路,俾可将流经该dummy cell之电流转成一参考电压。3.如申请专利范围第2项之双相记忆体感测放大器,其中该虚设单元电路之电流--电压转换电路,包括一第三反相元件,其可致能该虚设单元电路,并具放大作用;一第三电流开关,其受该第三反相元件之控制,俾决定是否让电流流过及流过之电流大小;一第二负载,其使将该dummycell之电流转成该电流--电压转换电路之参考电压;4.如申请专利范围第3项之双相记忆体感测放大器,该第三反相元件系一NOR gate。5.如申请专利范围第3项之双相记忆体感测放大器,该第三电流开关系一NMOS。6.如申请专利范围第3项之双相记忆体感测放大器,该一第二负载系二PMOS。7.如申请专利范围第3项之双相记忆体感测放大器,该第一反相元件系一NOR gate。8.如申请专利范围第3项之双相记忆体感测放大器,该第一电流开关系一NMOS。9.如申请专利范围第3项之双相记忆体感测放大器,该渗漏元件(bleed device)系一NMOS。10.如申请专利范围第9项之双相记忆体感测放大器,该渗漏元件之尺寸为该每一Memory cell之2--5倍。11.如申请专利范围第3项之双相记忆体感测放大器,该预设电流侦测电路更包括一补偿电容,俾补偿时脉馈入(clock feedthrough)效应,使该位元线能维持在该switching point之位准。12.如申请专利范围第11项之双相记忆体感测放大器,该补偿电容系一PMOS电容。13.如申请专利范围第11项之双相记忆体感测放大器,该补偿电容系一NMOS电容。14.如申请专利范围第3项之双相记忆体感放大器,该等位元件系一CMOS传输闸。15.如申请专利范围第3项之双相记忆体感放大器,该等位元件系一PMOS传输闸。16.如申请专利范围第3项之双相记忆体感放大器,该等位元件系一NMOS传输闸。17.如申请专利范围第3项之双相记忆体感放大器,该第二反相元件系一NOR闸。18.如申请专利范围第3项之双相记忆体感放大器,该第一、第二、第三反相元件之元件尺寸(device size)相近。19.如申请专利范围第3项之双相记忆体感放大器,该第一反相元件与第二反相元件之电压增益极相近。20.如申请专利范围第3项之双相记忆体感放大器,该第二电流开关与第三电流开关之元件尺寸相同。21.如申请专利范围第3项之双相记忆体感放大器,该第二反相器之跳脱电压(trip voltage)介于1.2V与1.5V之间。22.如申请专利范围第3项之双相记忆体感放大器,该第一负载与第二负载之元件尺寸相同。23.如申请专利范围第1项之双相记忆体感放大器,Switching Point系指当数据感测电流侦测器之输出端电压等于电流--电压转换器之输出端电压时,该selectedBL之电压。第一图:系习知感测放大器之电路图。第二图:系本创作之一较佳实施例电路图。第三图:系本创作NOR gate之直流分析特性曲线图。第四图:系本创作之一 |
