| 主权项 |
1.一种用来控制车辆之推进控制系统,包含有:场连 接器 介面板,连接到车辆接线;多个主介面和从属介面 及一些 控制板连接到该场连接器介面板,包括有数位输入 -输出 板,类比输入-输出板,位元滙流排板,转速读取机板 , 记忆器板,和主CPU板;第一滙流排,连接到多个主介 面 和从属介面及一些控制板,和第二滙流排,连接到 主CPU 板;其中,该主CPU板包含有:局部滙流排;记忆器;特 别用途之装置;中央处理机,在操作上经由该局部 滙流排 连接到该记忆器和特别用途之装置,该特别用途之 装置包 括有多功能周边装置,具有:等待状态产生器装置, 用来 产生时序信号,直接记忆器存取控制装置,用来控 制在该 系统之资料转移,和岔断处置装置,用来产生岔断 申请和 处置直接记忆器存取岔断;第一滙流排介面,在操 作上连 接到该多功能周边装置和该局部滙流排,包括:第 一滙流 排主控制逻辑装置,用来控制第一滙流排藉以回应 来自该 岔断处置装置之该岔断申请;和缓冲装置,用来缓 冲该局 部滙流排和第一滙流排之间之资料,藉以回应该第 一滙流 排控制逻辑装置;和第二滙流排介面,在操作上连 接到该 多功能周边装置,包括:第二滙流排主控制逻辑装 置,用 来控制第二滙流排和产生该直接记忆器存取岔断, 交互连 接装置,用来与来自该第二滙流排控制逻辑装置之 控制信 号互作介面接合;重设控制器,具有输出连接到该 交互连 接装置;和缓冲装置,用来缓冲第二滙流排和该第 二滙流 排控制逻辑装置之间之资料,藉以回应来自该交互 连接装 置之控制信号;用来使该中央处理机电路板能够经 由该第 一和该第二滙流排与该推进控制系统之其他组件 互相通信 。2.一种中央处理机电路板,包含有:局部滙流排; 记忆器 ;特别用途之装置;中央处理机,在操作上经由该局 部滙 流排连接到该记忆器和特别用途之装置,该特别用 途之装 置包括有多功能周边装置,具有:等待状态产生器 装置, 用来产生时序信号,直接记忆器存取控制装置,用 来控制 在该系统之资料转移,和岔断处置装置,用来产生 岔断申 请和处置直接记忆器存取岔断;第一滙流排介面, 在操作 上连接到该多功能周边装置和该局部滙流排,包括 :第一 滙流排主控制逻辑装置,用来控制第一外部滙流排 藉以回 应来自该岔断处置装置之该岔断申请;和缓冲装置 ,用来 缓冲该局部滙流排和第一外部滙流排之间之资料, 藉以回 应该第一滙流排控制逻辑装置;和第二滙流排介面 ,在操 作上连接到该多功能周边装置,包括:第二滙流排 主控制 逻辑装置,用来控制第二滙流排和产生该直接记忆 器存取 岔断,交互连接装置,用来与来自该第二滙流排控 制逻辑 装置之控制信号互作介面接合;重设控制器,具有 输出连 接到该交互连接装置;和缓冲装置,用来缓冲第二 外部滙 流排和该第二滙流排控制逻辑装置之间之资料,藉 以回应 来自该交互连接装置之控制信号;用来使该中央处 理机电 路板能够经由该第一和该第二外部滙流排与该推 进控制系 统之其他组件互相通信。3.如申请专利范围第2项 之中央处理机电路板,其中用来 控制第一外部滙流排之该第一滙流排主控制逻辑 装置包含 有:滙流排控制逻辑,用来产生时序和控制信号;仲 裁器 装置,用来回应该时序和控制信号,藉以提供多主 滙流排 协议控制和该中央处理机与第一外部滙流排之同 步;解码 器装置,用来回应该时序和控制信号,藉以激励该 主滙流 排逻辑装置用以回应来自该中央处理机之位址信 号;和闩 锁控制装置,用来回应该时序和控制信号,藉以产 生命今 和控制时序给第一外部滙流排用以使其性能最佳 化。4.一种从属控制器,用来与申请专利范围第2项 之中央处 理机电路板一起使用,经由位址,资料和控制线,由 外部 滙流排将其连接到第一滙流排主控制逻辑装置,该 从属控 制器包含有:位址缓冲装置,用来缓冲,反相和闩锁 多个 位址线;板位址解码器,包含有一个规划逻辑装置; 缓冲 装置,用来缓冲来自滙流排主控制逻辑装置之控制 滙流排 信号;板激励信号产生装置,当一个现行滙流排循 环时, 用来产生板激励信号藉以表示从属板存取;资料缓 冲装置 ,用来缓冲资料,由板激励信号来加以激励和致停;D 型 正反器装置,用来使板激励信号产生装置和时序时 钟同步 ,和用来将板激励信号保持在高位准,其方法是将 该板激 励信号产生装置之反相输出回馈到其重设输入;从 属控制 逻辑装置,具有多个暂存之输出,第一组之多个用 来形成 由时序参考之上升边缘来计时之模状态机器,第二 组之多 个用来产生板上控制信号,和具有多个输入用来输 入控制 信号,该从属控制逻辑装置用来产生读写选通只给 从属板 ,和当完成一个读或写操作时,就将该完成通知滙 流排主 控制逻辑装置;和NAND装置,用来组合读和写选通,产 生 一个输出给该板激励信号产生装置之一清除线,一 旦该读 或该写选通不再确定时,就用来去除该板激励信号 ,藉以 经由使用读或写选通用来清除板激励信号,用来保 证全部 之滙流排循环被接受。5.如申请专利范围第2项之 中央处理机电路板,其中:该 第二滙流排介面可以卸离该板。图1是本发明之一 具体例 之主要硬体组件之方块图;图2是依照本发明之一 具体例 之主滙流排(Multibus I)控制装置之功能黑箱图;图3 是 依照本发明之一具体例之主滙流排控制器之状态 图;图4 是依照本发明之一具体例之多滙流排从属介面控 制装置之 功能黑箱图;图4A是依照本发明之一具体例之图4之 多滙 流排从属介面控制装置之列表;图4B是一个列表,用 来列 出图4之装置之测试向量输入和输出;图5是图4之多 滙 流排从属介面控制装置之状态图;图6是依照本发 明之一 具体例之从属滙流排介面之一部份之电路图;图7 是依照 本发明之一具体例之从属滙流排介面之一部份之 电路图; 图8是依照本发明之一具体例之从属滙流排介面之 一部份 之电路图;图9是一个方块图,以方块图形式来显示 可以 实施本发明之推进控制系统之一实施例;图10是一 个方块 图用来显示可以实施本发明之系统之推进逻辑信 号流程图 之一实施例;图11是依照本发明之一具体例之 Multibus I控制逻辑之电路图;图12是依照本发明之一具体例 之读 取时序之时序图;图13是依照本发明之一具体例之 写入时 序之时序图;图14是Multibus Ⅱ系统之一部份之电路 图 用来表示依照本发明之一态样之交互连接装置和 功率PLD 利用升压电阻器交互连接到该系统和具有可去除 之特征; 图15是依照本发明之修改之80386 Multibus I介面之方 块图;图16是依照本发明之一具体例之仲裁器可规 划逻辑 装置(PLD)(图11中之项目1101)之一具体例之功能黑箱 图 ;图17是一个列表,用来列出图16之仲裁器PLD;图18和 19是列表,用来列出图2和3之多滙流排控制可规划 逻辑 装置(PLD)(图11中之项目1102);图20是依照本发明之一 闩锁控制PLD之一具体例之功能黑箱图;图20A是一个 列表 ,用来列出图20之闩锁控制器PLD(图11中之项目1103); 图20B和20C是列表,用来列出图20之闩锁控制器PLD;图 21是依照本发明之解码器PLD之一具体例之功能黑 箱图; 图22是列表,用来列出图21之解码器PLD(图11中之项 目 1104);图23A是依照本发明之岔断PLD之一具体例之功 能 黑箱图;图23B是一个列表,用来列出图23A之岔断PLD 之 规格;图24至36是包含本发明之推进控制系统CPU板 之一 较佳具体例之电路图,其中图24是电路图,用来显示 80386 CPU及其80387数値共处理机;图25是电路图,用来 显示CPU板之串列介面;图26更详细的显示该系统与 Multibus I控制逻辑PLD之交互连接;图27是电路图,用 来显示多功能周边装置与该系统之交互连接;图28 是电路 图,用来显示连接到该系统之仅读记忆器(ROM);图29 是 电路图,用来显示交互连接装置和功率PLD利用升压 电阻 器交互连接到该系统,其特征是可以使用在可去除 Multibus Ⅱ介面之情况;图30是电路图,用来显示连接 到该系统之随机存取记忆器(RAM);图31是电路图,用 来 显示缓冲器;图32是电路图,用来显示Multibus Ⅱ控制 逻辑装置,例如信息转送共处理机;图33是电路图, 用来 显示一个连接器;图34是电路图,用来显示各种系统 规划 逻辑装置(PLD);图35是电路图,用来显示一个连接器; 和图36是电路图,用来显示用于各种装置之傍路电 容器; 图37是依照本发明之功率PLD之一具体例之功能黑 箱图; 图37B是一个列表,用来列出图37A之功率PLD;图38A是 依 照本发明之备妥产生器控制记忆器PLD之一具体例 之功能 黑箱图;图38B是一个列表,用来列出图38A之备妥产 生器 控制记忆器PLD;图39A是依照本发明之备妥产生器控 制输 入/输出(I/O)PLD之一具体例之功能黑箱图;图39B是一 个列表,用来列出图39A之备妥产生器控制I/O PLD;图 40A是依照本发明之读写时序产生器控制PLD之一具 体例之 功能黑箱图;图40B是一个列表,用来列出图40A之读 写时 序产生器控制PLD;图41A是依照本发明之80386备妥产 生 器控制PLD之一具体例之功能黑箱图;图41B是一个列 表, 用来列出图41A之80386备妥产生器控制PLD;图42A是依 照 本发明之备妥系统(RDYSYS)控制PLD之一具体例之功 能黑 箱图;和图42B是一个列表,用来列出图42A之备妥系 统( |
