Circuit device providing a symmetrical duty cycle.

摘要

Die erfindungsgemäße Schaltungsanordnung enthält erste und zweite Mittel zur Erzeugung eines ersten (B) und zweiten (C) Ausgangssignals aus dem symmetrischen Taktsignal (A), wobei jedes Ausgangssignal (B,C) mit jeweils der n-ten steigenden bzw. fallenden Flanke des symmetrischen Taktsignals (A) beginnt und für die Dauer von ((N-1) / (2 )) Perioden des symmetrischen Taktsignals aktiv bleibt. Eine Logikanordnung (7) verknüpft die beiden Ausgangssignale zu einem symmetrischen Ausgangssignal. <IMAGE>