| 主权项 |
1.在一具有静态随机存取储存元件之阵列之记忆器中,每一储存元件系耦合于一位元线对及一字线,该字线乃用以传导供接达其所耦合于之储存元件用之字线电压,每一储存元件则系耦合于一电源电压终端者,一种用以测试该阵列之有缺陷储存元件之方法,该方法包括下列之步骤:供给第一电源电压于该电源电压终端;将具有第一逻辑状态之资料位元写入于一储存元件;供给第二电源电压于该电源电压终端,此第二电源电压具有较第一电源电压为低之电位;当该记忆器阵列被供应以第二电源电压时,将具有第二逻辑状态之资料位元写入于该储存元件;供给字线电压于该字线,该字线电压具有较第一电源电压之电位为低之一电位;及侦测该资料位元之逻辑状态是否已改变为与第二逻辑状态不同之一逻辑状态。2.在一具有静态随机存取储存元件之阵列之记忆器中,该阵列之每一储存元件系耦合于一位元线对及一字线,该字线乃用以传导一供接达其所耦合之储存元件用之字线电压,及每一储存元件系耦合于一阵列供电电压终端者,一种用以测试该阵列之有缺陷储存元件之方法,该方法包括下列之各步骤:供给第一供电电压于该阵列供电电压终端;将第一预定测试图型写入该阵列;供给第二供电电压于该阵列供电电压终端,第二供电电压乃具有较第一供电电压为低之电位;当该阵列被供应以第二供电电压时,将第二预定测试图型写入该阵列;供给字线电压于每一字线,该字线电压乃具有较第一供电电压之电位为低之一电位;及侦测第二预定测试图型是否已有改变。3.一种具有多个耦合于位元线及字线之储存元件之积体电路记忆器,包含:一电源电压终端,用以供给操作电压于该记忆器;一阵列供电电压终端,用以供给阵列供电电压于多个储存元件;一字线供电电压终端,用以供给字线供电电压于各字线;多个字线驱动电路,耦合于各个字线,字线供电电压终端及电源电压终端,该字线驱动电路响应于一位址信号之接收,供应字线电压至各字线;一供电电压控制电路,用以响应于第一控制信号之接收,将阵列供电电压终端及电源电压终端之一耦合于多个储存元件;一字线驱动电压控制电路,用以响应于第二控制信号之接收,耦合字线供电电压终端及电源电压终端之一。4.根据申请专利范围第3项之记忆器,其中该阵列供电电压终端及字线供电电压终端各系可接达一探针测试器之测试垫片者。5.一种具有多个储存元件之一阵列之静态随机存取记忆器,每一储存元件系耦合于一字线及一位字线对,该记忆器包含:一电源电压终端,用以接收电源电压;一第一控制电路,具有耦合于记忆器阵列之一输出端,耦合于该电源电压终端之第一输入端,用以接收第一测试电压之第二输入端,该第一控制电路响应于处于第一逻辑状态之第一控制信号,供给电源电压于该记忆器阵列,并响应于处于第二逻辑状态之第一控制信号,供给第一测试电压于该记忆器阵列;一字线驱动电路,用以响应于一位址信号之接收,供给字线电压于该字线;及一第二控制电路,具有耦合于该字线驱动电路之一输出端,耦合于电源电压终端之第一输入端,用以接收第二测试电压之第二输入端,该第二控制电路响应于处于第一逻辑状态之第二控制信号,供给电源电压于该字线驱动电路,以及响应于处于第二逻辑状态之第二控制信号,供给第二测试电压于该字线驱动电路。图1以设计要图形式说明根据先前技艺之一SRAM元件。图2以设计要图形式说明根据本发明之一SRAM元件。图3以方块图形式说明根据本发明之一记忆器。图4以设计要图形式说明图3之字线电压控制电路之一实例。图5以设计要图形式说明图3中记忆器之记忆阵列供电电压控制电路之一实例。图6以设计要图形式说明图3中记忆器之字 |
