| 主权项 |
1.一种提高CMOS电路崩溃电压的方法,主要系于习用 的 CMOS逻辑电路中,串接一NMOS电晶体,利用该串接于 PMOS 逻辑电路与NMOS逻辑电路间NMOS电晶体之源极至泄 极电位 差,使得在高位准输出时,该CMOS逻辑电路中较不耐 高压 的NMOS逻辑电路,其泄极电压能降低该串接NMOS电晶 体源 极至泄极之电位差,该CMOS逻辑电路便不致崩溃者 。2.如申请专利范围第1项所述之提高CMOS电路崩溃 电压的 方法,利用基底效应,将上述NMOS电晶体之基底接地, 能 提高该NMOS电晶体源极至泄极之电位差,及提高CMOS 逻辑 电路的崩溃电压,使得到防止CMOS逻辑电路崩溃之 更佳效 果者。3.一种提高CMOS电路崩溃电压之装置,大体上 其系以一般 制程制造,而在一仅部分需要高电压(HV)的积体电 路中作 动,主要系包括:一CMOS逻辑电路,包括一PMOS逻辑电 路 和一NMOS逻辑电路;及一NMOS电晶体,系位于上述PMOS 和 NMOS之间,该NMOS电晶体之泄极接至PMOS逻辑电路,而 该 NMOS电晶体之源极则接至上述NMOS逻辑电路,闸极则 接一 与上述高电压(HV)倍数关系之参考电压,且该参考 电压≦ 该高电压(HV)。4.如申请专利范围第3项所述之提高 CMOS电路崩溃电压之 装置,利用基底的基底效应,将上述NMOS电晶体之基 底与 地相接,以提高该NMOS电晶体源极至泄极之电位差 及CMOS 逻辑电路之崩溃电压。5.如申请专利范围第3或4项 所述之提高CMOS电路崩溃电 压之装置,其中该参考电压以约等于1/2高电压(HV) 为较 佳者。第一图系原案提高CMOS电路崩溃电压之方法 及装置 之电路方块图。第二图系本发明提高CMOS电路崩溃 电压之 方法及装置追加之电路方块图。第三图系本发 明提高 CMOS电路崩溃电压之方法及装置追加中,取得一 参考电 压MV之实施例。第四图系以本发明实施之CMOS反相 器电路 |
