发明名称 Fremgangsmåte og anordning for adressering
摘要 Forskjellige multibits adresser som strekker seg fra en startadrcsse til en sluttadrcsse tildeles sekvensielt til respektive minnesegmenter i et anvist areale på et minne som lagrer data. Et fastverdiregister lagrer fastverdidata som representerer en forutbestemt enhet adresseøkning, og utmater fastverdidata. En multibits adderer adderer utgangsdata fra et adressepeker-register og de utgående fastverdi-data fra fastverdi-registeret, og utmater data som representerer et resultat av addisjonen. Addressepeker-registeret lagrer startadressedata som representerer startadressen og utmater stamdressedata til minnet og addereren i løpet av et innledende trinn. Adressepeker-registeret lagrer utgangsdata fra addereren og utmater de lagrede data til minnet og addereren i løpet av et trinn som følger det innledende trinn. Addereren inkluderer addisjon av kretselementer som svarer til respektive bits. I addereren inhiberes videreføring av en menteoverføring fra et gitt addisjonskretselement til et påfølgende addisjonskretselement slik at en adresse som er representert av utgangsdata fra addereren returnerer fra sluttadressen til startadressen når en adresse som representeres av utgangsdata fra adressepeker-registeret når slurtadressen.
申请公布号 NO942656(A) 申请公布日期 1995.01.23
申请号 NO19940002656 申请日期 1994.07.14
申请人 MATSUSHITA ELECTRIC INDUSTRIAL CO LTD 发明人 SAITO, YOSHIKO;UESUGI, MITSURU;ASANO, NOBUO;ISHIKAWA, TOSHIHIRO
分类号 G06F5/10;G06F7/50;G06F9/355;G06F12/02;(IPC1-7):G06F12/04 主分类号 G06F5/10
代理机构 代理人
主权项
地址
您可能感兴趣的专利