| 主权项 |
1.一种半导体积体电路,包括:一电路群,具有某种机能;复数个输入端子,系使输入该电路群的资料,从外面输入的端子;复数个输出端子,系将该电路群输出的资料向外面输出的端子;第一复数个暂存器(register),系以串联接连,该些第一复数个暂存器的每个暂存器,使记忆资料顺次移位(shift)给邻接的暂存器,该些第一复数个暂存器的每个暂存器均连接该些复数个输入端子的每一个输入端子;第二复数个暂存器(register),系以串联接连,该些第二复数个暂存器的每个暂存器,使记忆资料顺次移位(shift)给邻接的暂存器,该些第二复数个暂存器的每个暂存器均连接该些复数个输出端子的每个输出端子;一第一扫描输入端子,系设在串联接连的该些第一复数个暂存器之一端者;一第一扫描输出端子,系设在串联接连的该些第一复数个暂存器之他端者;一第二扫描输入端子,系设在串联接连的该些第二复数个暂存器之一端者;一第二扫描输出端子,系设在串联接连的该些复数个暂存器之他端者;以及一动作控制电路,系控制该电路群,及该些第一、第二复数个暂存器的动作者。2.如申请专利范围第1项所述的半导体积体电路,该第一扫描输出端子和该第二扫描输入端子系邻接配置在同一侧的端部,在该第一扫描输出端子和该第二扫描输入端子之间,更再具有加以形成的配线者。3.如申请专利范围第1项所述的半导体积体电路,该动作控制电路包括:第三、第四复数个暂存器(register),系接连输入端子及输出端子:一第三扫描输入端子,系接连在该些第三复数个暂存器的一端,并且,该第三扫描输入端子接连该第一扫描输出端子;一第二扫描输出端子,系接连在该些第三复数个暂存器的他端;一第四扫描输入端子,系接连在该些第四复数个暂存器的一端;以及一第四扫描输出端子,系接连在该些第四复数个暂存器的他端,并与该第二扫描输入端子接连。4.如申请专利范围第3项所述的半导体积体电路,该第三扫描输出端子和该第四扫描输入端子系邻接配置在同一侧的端部,在该第三扫描输出端子和该第四扫描输入端子之间,更再具有加以形成的配线者。5.如申请专利范围第3项所述的半导体积体电路,配置成:一第一积体电路,系由该电路群、该些复数个输入端子、该些复数个输出端子、该些第一、第二复数个暂存器、该第一扫描输入端子、该第一扫描输出端子、该第二扫描输入端子、该第二扫描输出端子所构成者;该动作控制电路,系邻接配置在该第一积体电路;以及一第二积体电路,系配置在该第一积体电路夹该动作控制电路的对面侧,具有该第一积体电路以镜面反转的构成者。6.如申请专利范围第1项所述的半导体积体电路,该电路群包括:复数个记忆单元阵列(memory cell array),系由记忆单元(memory cell)在行(row)方向及列(column)方向配列成复数行、列者;复数个行解码器(row decoder),系选择在该行方向排列的该些记忆单元(memory cell)者;复数个列解码器(column decoder)系选择在该列方向排列的该些记忆单元(memory cell)者;以及复数个读出放大器(sense amplifier),系从选择的该些记忆单元(memory cell)读出资料。7.一种半导体积体电路包括:一电路群,系具有某种机能;复数个输入端子,系使输入该电路群的资料,从外面输入的端子;复数个输出端子,系使该电路群的输出资料,向外面输出的端子;第一复数个暂存器(register),系以串联接连,该些第一复数个暂存器的每个暂存器,使记忆资料顺次移位(shift)给邻接的暂存器,该些第一复数个暂存器的每个暂存器均连接该些复数个输入端子及该些复数个输出端子的各个输入端子和输出端子;复数个缓冲器(buffer),系以串联接连,该些复数个缓冲器使资料放大;一第一扫描输入端子,系设在串联接连的该些第一复数个暂存器(register)的一端;一第一扫描输出端子,系设在串联接连的该些第一复数个暂存器的他端;一第二扫描输入端子,系设在串联接连的该些复数个缓冲器的一端;一第二扫描输出端子,系设在串联接连的该些复数个缓冲器的他端;以及一动作控制电路,系控制该电路群,及该些第一复数个暂存器的动作者。8.如申请专利范围第7项所述的半导体积体电路,该第一扫描输出端子和该第二扫描输入端子系配置在同一侧的端部,在该第一扫描输出端子和该第二扫描输入端子之间,具有加以形成的配线者。9.如申请专利范围第7项所述的半导体积体电路,该动作控制电路包括:第二、第三复数个暂存器(register),系接连输入端子及输出端子;一第三扫描输入端子,系接连该些第二复数个暂存器的一端,并与该第一扫描输出端子接连;一第三扫描输出端子,系接连该些第二复数个暂存器的他端;一第四扫描输入端子,系接连该些第三复数个暂存器的一端;以及一第四扫描输出端子,系接连该些第三复数个暂存器的他端,并接连该第二扫描输入端子。10.如申请专利范围第9项所述的半导体积体电路,该第三扫描输出端子和该第四扫描输入端子,系配置在同一侧的端部,在该第三扫描输出端子和该第四扫描输入端子之间,更再具有加以形成的配线者。11.如申请专利范围第7项所述的半导体积体电路,配置成:第一积体电路,系由该电路群,该些复数个输入端子、该些复数个输出端子、该些第一复数个暂存器(register)、该些复数个缓冲器(buffer)、该第一扫描输入端子、该第一扫描输出端子、该第二扫描输入端子、及该第二扫描输出端子所构成;该动作控制电路,系邻接配置在该第一积体电路;以及第二积体电路,系配置在该第一积体电路夹该动作控制电路的对面侧,具有该第一积体电路以镜面反转的构成者。12.如申请专利范围第7项所述的半导体积体电路,该电路群包括:复数个记忆单元阵列(memory cell array),系由记忆单元(memory cell)在行(row)方向,及列(column)方向配列成复数行、列者;复数个行解码器(row decoder),系选择在该行方向排列的该些记忆单元(memory cell)者;复数个列解码器(column decodor),系选择在该列方向排列的该些记忆单元(memory cell)者;以及复数个读出放大器(sense amplifier),系从选择的该些记忆单元(memory cell)读出资料者。13.一种半导体积体电路包括:一电路群,具有某种机能;复数个输入端子,系使输入该电路群的资料,从外面输入的端子;复数个输出端子,系使该电路群的输出资料,向外面输出的端子;第一复数个暂存器(register),系以串联接连,该些第一复数个暂存器的每个暂存器,使记忆资料顺次移位(shift)给邻接的暂存器,该些第一复数个暂存器的各个暂存器接连该些复数个输入端子的各个输入端子;第二复数个暂存器,系以串联接连,该些第二复数个暂存器(register)的每个暂存器,使记忆资料顺次移位(shift)给邻接的暂存器,该些第二复数个暂存器的每个暂存器接连该些复数个输出端子的每个输出端子;一第一扫描输入端子,系设在串联接连的该些第一复数个暂存器的一端;一第一扫描输出端子,系设在串联接连的该些第二复数暂存器的一端,该第一扫描输出端子,邻接配置在该第一扫描输入端子;一配线,系在串联接连的该些第一复数个暂存器的他端和串联接连的该些第二复数个暂存器的他端之间,加以形成的配线;以及一动作控制电路,系控制该电路群、及该些第一、第二复数个暂存器的动作。14.如申请专利范围第13项所述的半导体积体电路,该动作控制电路包括:一第三扫描输入端子,系输入资料的端子;一第三扫描输出端子,系接连该第三扫描输入端子,并接连该第一扫描输入端子;第三复数个暂存器,系各接连输入端子及输出端子;一第四扫描输入端子,系接连在该些第三复数个暂存器的一端,并接连该第一扫描输出端子;以及一第四扫描输出端子,系接连该些第三复数个暂存器的他端。15.如申请专利范围第13项所述的半导体积体电路,配置成:一第一积体电路,系由该电路群、该些复数的输入端子、该些复数的输出端子、该些第一、第二复数个暂存器(register)、该第一扫描输入端子、该第一扫描输出端子、及该配线所构成者;该动作控制电该动作控制,系邻接配置在该第一积体电路;一第二积体电路,系配置在该第一积体电路夹该动作控制电路的对面侧,具有该第一积体电路以镜面反转的构成者。16.如申请专利范围第13项所述的半导体积体电路,该电路群,包括:复数个记忆单元阵列(memory cell array),系由记忆单元(memory cell)在行(row)方向及列(celumn)方向配列成复数行、列者;复数个行解码器(row decoder),系选择在该行方向排列的该些记忆单元(memory cell)者;复数个列解码器(column decoder),系选择在该列方向排列的该些记忆单元(memory cell)者;以及复数个读出放大器(sense amplifier),系从选择的该些记忆单元(memory cell)读出资料者。17.一种半导体积体电路,包括:一电路群,具有某种机能;复数个输入端子,系使输入该电路群的资料,从外面输入的端子;复数个输出端子,系使该电路群的输出资料向外面输出的端子;第一复数个暂存器(register),系以串联接连,该些第一复数个暂存器的每个暂存器,使记忆资料,顺次移位(shift)给邻接的暂存器,该些第一复数个暂存器的每个暂存器接连该些复数个输入端子的每个输入端子;第一复数个缓冲器(buffer),系串联接连,该一复数个缓冲器,使资料加以放大;一第一扫描输入端子,系设在串联接连的该些第一复数个暂存器的一端;一第一扫描输出端子,系设在串联接连的该些第一复数个暂存器的他端;一第二扫描输入端子,系设在串联接连的该些第一复数个缓冲器的一端;一第二扫描输出端子,系设在该串联接连的第一复数个缓冲器的他端;一动作电路,系输出时脉信号,以控制该些复数个暂存器的资料移位动作;以及第二复数个缓冲器(buffer),系使从该动作控制电路输出的该时脉信号迟延,再供给该些第一复数个暂存器。18.如申请专利范围第17项所述的半导体积体电路,该动作控制电路,包括:第二、第三复数个暂存器(register),系接连输入端子及输出端子;一第三扫描输入端子,系接连该些第二复数个暂存器的一端,并且该第三输入端子,接连该第一扫描输出端子;一第三扫描输出端子,系接连该些第二复数个暂存器的他端;一第四扫描输入端子,系接连该些第三复数个暂存器的一端;一第四扫描输出端子,系接连该些第三复数个暂存器的他端,该第四扫描输出端子,并接连该第二扫描输入端子。19.如申请专利范围第17项所述的半导体积体电路,配置成:一第一积体电路,系由该电路群、该些复数个输入端子、该些复数个输出端子、该些第一复数个暂存器(register)、该些第一复数个缓冲器(buffer)、该些第二复数个缓冲器、该第一扫描输入端子、该第一扫描输出端子、该第二扫描输入端子、及该第二扫描输出端子所构成;该动作控制电路,系配置邻接该第一积体电路;一第二积体电路,系配置在该第一积体电路夹该动作控制电路的对面侧,具有该第一积体电路以镜面反转的构成者。20.如申请专利范围第17项所述的半导体积体电路,该电路群,包括:复数个记忆单元阵列(memory cell array),系由记忆单元(memory cell)在行(row)方向及列(column)方向配列成复数行、列者;复数个行解码器(row decoder),系选择在该行方向排列的该些记忆单元(memory cell)者;复数个列解码器(column decoder),系选择在该列方向排列的该些记忆单元(memory cell)者;以及复数个读出放大器(sense amplifier),系从选择的该些记忆单元(memory cell)读出资料者。图式简单说明:图1表示习知阵列区块(array block)的扫描实现方法图。图2表示习知记忆体集合(memory macro)的构成图。图3本发明第一实施例的半导体积体电路,表示构成该半导体集体电路的阵列区块(array block)之图。图4在上述第一实施例的第一变形例之半导体积体电路,表示构成该半导体积体电路的记忆体集合(memory macro)之图。图5在上述第一实施例的第二变形例之半导体积体电路,表示构成该半导体积体电路的记忆体集合(memory macro)之图。图6在上述第一实施例的第三变形例之半导体积体电路表示构成该半导体积体电路的记忆体集合(memory macro)之图。图7在本发明第二实施例的半导体积体电路,表示构成该半导体积体电路的阵列区块(array block)之图。图8在本发明第三实施例的半导体积体电路,表示构成该半导体积体电路的阵列区块(array block)之图。图9在本发明第三实施例的第一变形例之半导体积体电路,表示构成该半导体积体电路的记忆体集合(memory macro)之图。图10在上述第三实施例的第二变形例之半导体积体电路,表示构成该半导体积体电路的记忆体集合(memory macro)之图。图11在本发明第四实施例的半导体积体电路,表示构成该半导体积体电路的阵列区块(array block)之图。图12表示适用于本发明各实施例的扫描输入输出端子之设置位置图。 |
