| 主权项 |
1.一种处理装置(510),用以处理连续所传输之表示 像素 値之资料框,以驱动一含有由衆多之第一和第二电 极(104 ,106)所控制之像素的主动定址显示器(100),此处理 装 置包括:一第一处理器,包括一第一数位缓冲记忆 器(606 ),用以馈输及储存来自连续传输资料框中之像素 値;及 一第二处理器,与第一处理器相连接而与之相配合 ,此第 二处理器包括有一第二数位缓冲记忆器(608),用以 馈输 及储存来自连续传输资料框之次一资料框中之像 素値,其 中,第一和第二处理器进一步包括含有计算工具( 610, 612)之驱动信号产生器,用以连接至第一和第二缓 冲记忆 器(606,608),以由包含其内之像素値中计算出驱动信 号 ,俾于某一预定时槽数目之某一时槽期间,施加于 衆多第 一电极(104)之一上,其中之预定数目系与衆多之第 二电 极(106)相关连,及其中之驱动信号经计算以作为衆 多之 预定驱动信号之函数,于与所选定像素値相组合之 时槽期 间施加于衆多之第二电极(106)上,所选定之像素値 与经 由衆多第一电极(104)之一集体控制之像素相对应 。2.一种电子装置(1000),包括:电子电路(1002,1004), 用以产生包括表示像素値之连续传输之资料框之 资讯;一 套盒,与电子电路(1002,1004)相结合,用以支承及保护 电子电路(1002,1004);一主动定址显示器(100),与电 子电路(1002,1004)相连接,用以显示来自其中之资讯, 其中之主动定址显示器(100),包括经由衆多之第一 和第 二电极(104,106)控制之像素;及一处理装置(510)与电 子电路相连接,用以处理供驱动主动定址显示器( 100)之 资讯,其中之处理装置(510)包括:一第一处理器,包 括 有第一数位缓冲记忆器(606),用以馈输及储存来自 连续 传输资料框之资料框中之像素値;及一第二处理器 ,与第 一处理器相连接而与之相配合,此第二处理器包括 有第二 数位缓冲记忆器(608),用以馈输及储存来自连续传 输资 料框中之次一资料框,其中,第一和第二处理器进 一步包 括含有计算工具(610,612)之驱动信号产生器,用以与 第 一和第二数位缓冲记忆器(606,608)相连接,而由包含 其 中之像素値中计算出驱动信号,于某一预定时槽数 目中之 某一时槽期间,施加至衆多之第一电极之一上,其 中之预 定数目系与衆多之第二电极(106)内之电极数目相 关连, 及其中,驱动信号经计算而作为衆多驱动信号之函 数,俾 于与所选定像素値相组合之时槽期间,施加于衆多 之第二 电极(106)上,此等所选定像素値与经由衆多第一电 极( 104)中其一集体控制之像素相对应。3.根据申请专 利范围第1项之处理装置(510)或第2项之 电子装置(1000)进一步包括控制器(622),与第一和第 二 处理器相连接,用以控制及配合其运作。4.根据申 请专利范围第1项之处理装置(510)或第2项之 电子装置(1000)进一步包括驱动器元件(614,616),用以 在此时槽期间以所计算出之驱动信号,驱动衆多之 第一电 极(104)中其一,以及同时以衆多之驱动信号驱动衆 多之 第二电极(106)。5.根据申请专利范围第4项之处理 装置(510)或电子装置( 1000),其中之第一和第二处理器进一步包括一电极 选择 器元件(624),与计算工具(610,612)相连接,用以计算 出格外之驱动信号,于其时槽期间,施加于衆多之 第一电 极(104)中之格外电极上,直至此时槽期间可施加于 衆多 第一电极(104)中大体上所有电极之驱动信号皆已 计算出 及已予驱动为止。6.根据申请专利范围第5项之处 理装置(510)或电子装置( 1000),其中之第一和第二处理器进一步包括一时槽 重复 器元件(904),与电极选择器元件(624)相连接,用以计 算 出预定数目时槽中之格外时槽之格外驱动信号,直 至于预 定时槽数之大体上所有时槽期间,可施加于衆多第 一电极 (104)之大体上所有电极上之驱动信号皆已计算出 而且已 用以驱动衆多第一电极(104)之相对应电极为止。7. 根据申请专利范围第6项之处理装置(510)或电子装 置( 1000),进一步包括一处理器交替元件(908),用以控制 第 一和第二处理器,每隔一连续资料框实施交替运作 ,第一 处理器馈输及储存一资料框,而第二处理器则传输 及处理 先前储存于驱动信号产生器(610,612)内之资料框以 计算 出相对应之衆多驱动信号,其后由第二处理器馈输 及储存 次一资料框,而第一处理器传输及处理先前储存于 驱动信 号产生器内之资料框,以计算出相对应之衆多驱动 信号。8.根据申请专利范围第1项之处理装置(510) 或第2项之 电子装置(1000),其第一和第二处理器进一步包括: 一并 联传输元件(634),连接至计算工具(610,612)及连接至 第一和第二数位缓冲记忆器(606,608),用以使所选定 像 素値由第一和第二数位缓冲记忆器(606,608)大体上 同时 而且并联传输至计算工具(610,612)上;以及一并联处 理 元件(802,804,806),与计算工具(610,612)相连接, 用以并联处理所选定之像素値,而计算出驱动信号 。9.根据申请专利范围第8项之处理装置(510)或电 子装置( 1000),进一步包括一均方根値改正因数计算器(632), 用 以依所选定之衆多像素値函数计算均方根値,其中 ,均方 根値之计算为式中之P系为用以表示每一像素値之 位元数 ,N为衆多第二电极(106)中之电极数,IC_iC为经由衆多 第二电极(106)之第i电极所控制之所选定像素値之 一,而 均方根値校正因数之符号系由衆多之预定驱动信 号中之格 外驱动信号中决定之,当此格外信号为1时此符号 为正, 当此格外信号为0时,符号则为负,及其中,该时槽之 衆 多预定驱动信号之信号値系由逻辑1与0所组成,以 及其 中,衆多之预定驱动信号之格外驱动信号与衆多之 虚信号 相对应,以及其中,并联处理元件(802,804,806)包括 有加法器/减法器元件(808,810,812,816,818,820) 与均方根値校正因数计算器(632)相连接,用以使经 由衆 多第一电极(104)之一所集体控制之选定像素値中 之像素 値,响应于其信号値为1而分配予该时槽以求出第 一次总 计之衆多预定驱动信号之相对应之像素控制驱动 信号相加 在一起,以及进一步用以响应于具有信号値为此时 槽所分 配之0之许多预定驱动信号,由第一次总计中减去 衆多之 第一电极(104)之一所集体控制之像素(108)之选定像 素値 之像素値,以求出第二次总计,并进一步使均方根 値校正 因数加于第二次总计上,求出驱动信号之値。图1 所示为 传统液晶显示器之一部份正面视图。图2所示为循 沿图1 之传统液晶显示器之一部份循之2-2线所截取之正 面截视 图。图3所示为根据本发明较佳实施例之华尔希函 数8x8 矩阵。图4所示为根据本发明较佳实施例,与华尔 希函数 相对应之驱动信号。图5所示为根据本发明较佳实 施例之 显示器装置之电路方块图。图6所示为根据本发明 较佳实 施例之显示器装置之处理系统电路方块图。图7所 示为根 据本发明较佳实施例之显示器装置之处理系统之 均方根値 校正因数计算器方块图。图8所示为根据本发明较 佳实施 例之处理系统计算工具器之电路方块图。图9所示 为根据 本发明较佳实施例之处理系统控制器之电路方块 图。图10 所示为根据本发明较佳实施例之个人电脑之电路 方块图。 图11所示为根据本发明较佳实施例之个人电脑之 正面视图 。图12所示为根据本发明较佳实施例显示器系统 运作流程 图。图13所示为根据本发明较佳实施例之均方根 値校正因 数计算器运作流程图。图14所示为根据本发明较 佳实施例 |
