发明名称 TIMING MODEL AND CHARACTERIZATION SYSTEM FOR LOGIC SIMULATION OF INTEGRATED CIRCUITS.
摘要 L'invention se rapporte à un procédé d'évacuation du temps de propagation dans un dispositif logique. Le fonctionnement du dispositif logique est divisé en une première et une seconde région. La limite entre la première et la seconde région est basée sur la durée de la rampe d'entrée dans le dispositif logique et sur la charge capacitive passant dans le dispositif logique. Par exemple, la limite entre la première et la seconde région apparaît lorsque pour chaque valeur de la charge capacitive, une rampe de sortie pour le dispositif est à moitié terminée lorsque la rampe d'entrée est terminée. Lorsque le dispositif logique fonctionne dans la première région, une première formule est utilisée pour obtenir une première valeur représentant le temps de propagation dans le dispositif logique. La première formule fait varier la première valeur selon la durée de la rampe d'entrée dans le dispositif logique et la charge capacitive passant dans le dispositif logique. Lorsque le dispositif logique fonctionne dans la seconde région, une seconde formule est utilisée pour obtenir la première valeur. La seconde formule fait également varier la première valeur selon la durée de la rampe d'entrée dans le dispositif logique et la charge capacitive passant dans le dispositif logique.
申请公布号 EP0630502(A1) 申请公布日期 1994.12.28
申请号 EP19930907062 申请日期 1993.02.25
申请人 VLSI TECHNOLOGY, INC. 发明人 MISHELOFF, MICHAEL, N.
分类号 G06F17/50;(IPC1-7):G06F15/60 主分类号 G06F17/50
代理机构 代理人
主权项
地址