| 主权项 |
1.一种快闪记忆体装置,包含: 一基底,其具有第一及第二阱,该第一阱被界定在 该第二阱内; 复数个沿着一第一方向提供之第一类型之沟道,其 将该基底界定成复数个圆柱形有效区,该等第一类 型之沟道系在该第一阱内形成及延伸进入该第二 阱; 复数个沿着一第二方向提供之第二类型之沟道,其 将各该等圆柱形有效区界定成复数个次圆柱形有 效区及一或多个连接区域,该等第二类型之沟道系 在第一阱内形成及延伸进入第二阱;及 复数个快闪记忆体元件,乃在各该等次圆柱形有效 区上形成, 其中该等连接区域之一系界定于第一及第二次圆 柱形有效区以电连接该等第一及第二次圆柱形有 效区。 2.如申请专利范围第1项之记忆体装置,其中各快闪 记忆体元件系配置于一NAND闸结构中,该等次圆柱 形有效区系P阱及该连接区域系一N阱。 3.如申请专利范围第1项之记忆体装置,其中该等第 二类型之沟道包含用氧化物填塞之深沟。 4.如申请专利范围第1项之记忆体装置,其中该等第 二类型之沟道包含用氧化物所填塞之浅沟下面之 深离子内植。 5.如申请专利范围第1项之记忆体装置,其中该等第 一及第二方向系彼此实质地正交,该等连接区域系 由该等第一类型之沟道及第二类型之沟道所界定 。 6.如申请专利范围第5项之记忆体装置,其中各该等 连接区包括至少两个通路电晶体以调节电流至属 于相同圆柱形有效区之第一及第二次圆柱形有效 区之流动,其中各该等连接区域具有一第一导电性 及各该等次圆柱形有效区具有一不同于该第一导 电性之第二导电性。 7.如申请专利范围第1项之记忆体装置,其中对各快 闪记忆体元件源极之连接系连接至一局部互连。 8.如申请专利范围第1项之记忆体装置,其中在抹除 期间位元线之个别存取系经由该等次圆柱形有效 区域所提供。 9.如申请专利范围第8项之记忆体装置,其中在程式 规划期间一种算法使用该对位元线之个别存取以 修正过越量。 10.如申请专利范围第9项之记忆体装置,其中资料 之一个以上位元系由每一记忆体元件予以储存。 11.如申请专利范围第1项之记忆体装置,其中一次 抹除小于一整个扇形区之一区域。 12.如申请专利范围第1项之记忆体装置,其中该第 一阱系P阱及该第二阱系N阱。 13.如申请专利范围第1项之记忆体装置,其中该等 次圆柱形有效区系P阱及该等连接区域系N阱。 14.一种快闪记忆体装置,包含: 一基底,其具有第一阱及第二阱,第一阱被限定于 第二阱内; 复数个沿着一第一方向提供之第一类型之沟道,其 将该基底界定成复数个位元线区域,该等第一类型 之沟道系在该第一阱内形成,并延伸进入该第二阱 ,各位元线区域包括: 至少由一沿着一第二方向之第二类型之第一沟道 界定之一第一有效区域,该第一有效区域提供复数 个快闪记忆体元件,及 至少由一沿着一第二方向之第二类型之第二沟道 界定之一第二有效区域,该第二有效区域提供复数 个快闪记忆体元件; 提供于该等第二类型之第一及第二沟道之间之一 连接区,其具有第一及第二通路电晶体以调节至该 等第一及第二有效区域之电流流动, 其中该等第二类型之第一及第二沟道系在该第一 阱内形成及延伸进入该第二阱。 15.如申请专利范围第14项之装置,其中该等第一及 第二通路电晶体系耦合于一球形位元线。 16.如申请专利范围第15项之装置,其中该等第一及 第二通路电晶体共享耦合于该球形位元线之一公 共扩散区。 17.如申请专利范围第14项之装置,其中各位元线包 括该连接区。 18.如申请专利范围第14项之装置,其中该等第一区 域及第二有效区域包括耦合于该等第一及第二通 路电晶体之N+/P+接触区。 19.一种快闪记忆体装置,包含: 一基底,其具有第一及第二阱,该第一阱被界定在 该第二阱内; 复数个沿着一第一方向提供之第一类型之沟道,其 将该基底界定成复数个圆柱形有效区,该等第一类 型之沟道系在该第一阱内形成及延伸进入该第二 阱,各圆柱形有效区包括: 至少由一沿着一第二方向之第二类型之第一沟道 界定之一第一有效区域,该第一有效区域提供复数 个快闪记忆体元件,及 至少由一沿着一第二方向之第二类型之第二沟道 界定之一第二有效区域,该第二有效区域提供复数 个快闪记忆体元件; 提供于该等第二类型之第一及第二沟道之间之一 连接区,其具有第一及第二通路电晶体以调节至该 等第一及第二有效区域之电流流动, 其中该等第二类型之第一及第二沟道系在该第一 阱内形成及延伸进入该第二阱, 其中该等次圆柱形有效区系P阱及该等连接区域系 N阱。 图式简单说明: 图1是举例说明一习用单电晶体快闪电晶体元件之 截面简图。 图2是举例说明一习用三阱基底结构之截面简图。 图3A是举例说明一种三阱基底结构之截面简图,该 结构包括根据本发明一实例之深沟隔离(DTI)。 图3B是举例说明一种三阱基底结构之截面简图,该 结构包括根据本发明一实例之浅沟隔离(STI)。 图3C是举例说明根据本发明一实例之各沟及有效 基底区之俯视简要布置。 图4A是举例说明根据本发明一实例之沿一位元线 之单电晶体快闪记忆体元件之截面简图。 图4B是举例说明根据本发明一实例之沿一字元线 之单电晶体快闪记忆体元件之截面简图。 图5A是举例说明根据本发明一实例之对各快闪记 忆体元件之连接层及接触层之第一俯视简要布置 。 图5B是举例说明根据本发明一实例之对各快闪记 忆体元件之连接层及接触之第二俯视简要布置。 图5C是举例说明根据本发明一实例之对各快闪记 忆体元件之连接层及接触之第三俯视简要布置。 图6A是举例说明根据本发明一实例之各沟道及有 效区之俯视简要布置。 图6B是沿箭头AA所取之图6A之横断面图。 图6C是举例说明一N+/P+接触区之简要布置俯视图。 |
