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Die vorliegende Erfindung betrifft eine Prozessorschaltung mit einem Prozessor (1) und Speicherbausteinen (4,5), wobei die Speicherbausteine (4,5) zumindest teilweise als DRAMs (5) ausgebildet sind, deren Speicherinhalt spätestens nach einer Speicherhaltezeit wieder aufgefrischt werden muß, wobei die Auffrischung des Speicherinhalts nur erfolgen kann, wenn der Prozessor (1) nicht auf einen Schaltungsbus (3) zugreift. Um sicherzustellen, daß der Speicherinhalt spätestens nach der Speicherhaltezeit wieder aufgefrischt wird, weist die Schaltung einen Timer (17) auf, der vom Prozessor (1) bei zumindest einem Teil der Zugriffe des Prozessors (1) auf den Schaltungsbus (3) aktiviert wird. Der Timer (17) meldet dem Prozessor (1) das Verstreichen einer Wartezeit, die kleiner oder gleich der Speicherhaltezeit ist, wenn der Buszugriff nach Ablauf der Wartezeit noch nicht abgeschlossen ist. Dadurch kann der Prozessor (1) den Buszugriff abbrechen, und es kann eine Auffrischung des Speicherinhalts der DRAMS (5) erfolgen. <IMAGE>
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