| 主权项 |
1.一种电力可清除相位变化记忆体包含:(a)至少一孔之相变材料能可逆的电力切换于至少两电气可侦测状态之间,该至少两个可侦测状态之第一个的局部原子次序比该至少两个可侦测状态之第二个的局部原子次序较为可侦测的无次序;(b)电气接触装置可与该孔至少两部分电气接触并通过该孔在接触点之间以该至少两部分建立一电气路径;及(c)装置可施加电气信号至该电气接触装置造成该相变材料至少一容积部分之可逆交换,即在该孔该电气路径中可逆交换于该至少两可侦测状态之间,该第一可侦测状态之特征在其导电率低于该第二可侦测状态;(d)该相变材料包含多数以该第一可侦测状态而分布于该相变材料中之元素及可在该容积部分转换成该第二可侦测状态,具有与该第一可侦测状态该容积部分内组成元素实质相同之平均局部密度分布。2.根据申请专利范围第1项之电力可清除相变记忆体,其中分布于该第一可侦测状态该相变材料内之该多数元素系由第二可侦测状态该容积部分中之一或多结晶相实质完全吸收。3.根据申请专利范围第1项之电力可清除相变记忆体,其中该相变材料包含碲(Te),锗(Ge)及锑(Sb)为其主要元素,分布于非晶态之实质比率为TeC_aCGeC_bCSbC_100-(a+b)C,其足码表示整个组成元素 100的原子百分比,且系不大于约 60而系约在至之间。4.根据申请专利范围第1项之电力可清除相变记忆体,其中该相变材料带隙在自该第一可侦测状态转变至该第二可侦测状态中会实质减少。5.根据申请专利范围第2项之电力可清除相变记忆体,其中该一或多晶相包括至少一多元素结晶相。6.根据申请专利范围第2项之电力可清除相变记忆体,其中该一或多结晶相包括多数多元素结晶相。7.根据申请专利范围第2项之电力可清除相变记忆体,其中该一或多结晶相包含多数结晶相。8.根据申请专利范围第7项之电力可清除相变记忆体,其中该多数结晶相之晶化温度彼此都在约 100℃以内。9.根据申请专利范围第2项之电力可清除相变记忆体,其中在该多元素结晶相中之结晶具有尺寸小于 1,000埃之特征。10.一种电力可清除相变记忆积体电路包含:(a)一单晶半导体基板;(b)在该基板上形成有多数电力可清除相变记忆元件;(c)每一该记忆元件包含一相变材料孔及一积体电路装置,供与该记忆元件电气隔绝,该电气隔绝装置及该相变材料该孔彼此系电气串接;(d)该相变材料包含多数元件,其系分布于第一实质非晶态之该相变材料内,并在该孔至少一容积部分转换成第二实质结晶态,其组成元素分布之平均局部密度实质与在该实质非晶态该容积部分内者相同;及(e)积体电气接触装置分别延伸跨过该记忆元件该基板之上下部分,并电气接触各该记忆元件一侧之该相变材料该孔及各该记忆元件另一侧之该电气隔绝装置,以提供可选择及个别电气变定,清除及读出该记忆元件之装置。11.根据申请专利范围第10项之电力可清除相变记忆积体电路,另包含信号产生装置与该接触电气连接以产生变定,清除及读出脉波并选择施加于该记忆元件。12.根据申请专利范围第11项之电力可清除相变记忆积体电路,其中该信号产生装置包括装置可产生并施加宽度少于 100 奈秒之变定脉波。13.根据申请专利范围第10项之电力可清除相变记忆积体电路,其中该二极体包含一半导体接合。14.根据申请专利范围第13项之电力可清除相变记忆积体电路,其中该半导体接合系形成于实质平行延伸于该基板表面的表面上。15.根据申请专利范围第13项之电力可清除相变记忆积体电路,其中该半导体接合包含一肖特基(Schottky)壁障。16.根据申请专利范围第13项之电力可清除相变记忆积体电路,其中该半导体接合包含一p-n接合。17.根据申请专利范围第16项之电力可清除相变记忆积体电路,其中该p-n接合系形成于实质平行延伸于该基板表面之表面上。18.根据申请专利范围第15项之电力可清除相变记忆积体电路,其中该肖特基壁障系形成于实质平行于该基板表面之表面上。19.根据申请专利范围第14项之电力可清除相变记忆积体电路,其中与该积体电气接触装置电气接触之各该记忆元件之该一侧及该另一侧系彼此成垂直关系。20.根据申请专利范围第19项之电力可清除相变记忆积体电路,其中与该积体电气接触装置电气接触之各该记忆元件之该一侧及该另一侧包括彼此实质平行延伸之接触表面及实质平行延伸于该基板表面。21.根据申请专利范围第10项之电力可清除相变记忆积体电路,其中该相变材料包含碲(Te),锗(Ge)及锑(Sb)为其主要元素,分布于非晶态之实质比率为TeC_aCGeC_bCSbC_100-(a+b)C,其足码表示整个组成元素 100的原子百分比,且系不大于约 60而系约在至之间。22.根据申请专利范围第10项之电力可清除相变记忆积体电路另包含一层包覆材料延伸包覆并封闭该记忆元件以防止受外部环境影响。23.根据申请专利范围第10项之电力可清除相变记忆积体电路,其中相变材料该孔直径系小于一微米。24.根据申请专利范围第1项之电力可清除相变记忆体,其中该孔直径系小于一微米。25.根据申请专利范围第2项之电力可清除相变记忆体,其中该孔直径系小于一微米。26.根据申请专利范围第10项之电力可清除相变记忆积体电路,其中该电气隔绝装置包含一二极体,垂直于相变材料之该孔。第1图为本发明电力可清除相位变化记忆建构之积体电路部分截面图。第2图为本发明另一实施例电力可清除相位变化记忆建构之积体电路部分截面图。第3图为第1与2图积体电路建构之部分俯视图。第4图为第1与2图积体电路部分之一部分电路图。第4A图为本发明单晶半导体基板与积体记忆及定址矩阵部分之图示说明。第5图为本发明电力可清除相位变化材料取样资料,显示自非晶态交换后结晶态之电阻与交换能量的关系。第6图为不同脉宽之装置电阻与交换能量的;资料关系图。第7图系以资料表示装置导通电阻与顺序加至装置之变定脉波的函数关系。第8图系以资料表示装置电阻与装置点火后控 |
