| 主权项 |
1.一种逻辑介面电路,它能够接受ECL差动输入信号, 并 且能够产生一种与CMOS相容的输出信号,因而能够 轻易地 分别将数据与频率资料分离出来,此种介面电路包 含有: 可响应上述之ECL差动输入信号,并产生出第一CMOS 输出 信号的第一变换器;亦可响应上述之ECL差动输入信 号, 并产生出能与该第一输出信号互补之第二CMOS输出 信号的 第二变换器;可响应上述之第一CMOS输出信号和第 一延迟 信号,而产生第一脉波宽度控制信号的第一延时装 置;可 响应上述之第二CMOS输出信号和第二延迟信号,而 产生一 第二脉波宽度控制信号的第二延时装置;以及输出 逻辑装 置,它可响应上述之第一和第二脉波宽度控制信号 ,而产 生一输出信号,其在形式上系一种脉波列,彼等之 周期时 间,在侦测上可用来决定频率资料,以及此等脉波 之出现 与否,在侦测上则可用来决定数据资料。2.如申请 专利范围第1项之逻辑介面电路,其中之第一变 换器系一种ECL对CMOS-变换器(T1)。3.如申请专利范 围第2项之逻辑介面电路,其中之第二变 换器系一种ECL对CMOS-变换器(T2)。4.如申请专利范 围第1项之逻辑介面电路,其中之第一延 时装置系包括有:第一反相器(I1)、第一延迟网路(D 1)和 第一HAND逻辑闸(N1)。5.如申请专利范围第4项所申 请之逻辑介面电路,其中之 第二延时装置系包括有:第二反相器(I2)、第二延 迟网路 (D2)和第二HAND逻辑闸(N2)。6.如申请专利范围第5项 所申请之逻辑介面电路,其中, 该第一NAND逻辑闸N1有连接于第一反相器(I1)之输出 端的 输入端,而其第二输入端则系连接于该第一延迟网 路(D1) 之输出端,该第二HAND逻辑闸(N2)之第一输入端系连 接于 该第二反相器(I2)之输出端,而其第二输入端则系 连接于 该第二延迟网路(D2)之输出端,该第一延迟网路(D1) 之输 入端,系连接于该第二NAND逻辑闸(N2)之输出端,该第 二 延迟网路(D2)之输入端,系连接于该第一NAND逻辑闸( N1) 之输出端。7.如申请专利范围第5项之逻辑介面电 路,其中之第一和 第二延迟网路(D1,D2)各系由一对可提供相等延迟时 间之 反相器所构成的。8.如申请专利范围第5项之逻辑 介面电路,其中之第一和 第二延迟网路(D1,D2)各系由一对可提供相等延迟时 间之 反相器所构成的。9.如申请专利范围第5项之逻辑 介面电路,其中之输出逻 辑装置,系第三NAND逻辑闸(N3)。此种第三NAND逻辑闸 ( N3)有连接于该第一NAND逻辑闸(N1)之输出端的输入 端, 而其第二输入端则系连接于该二第NAND逻辑闸(N2) 之输出 端,该第三NAND逻辑闸(N3)之输出端,则可提供上述之 输 出信号。10.如申请专利范围第1项之逻辑介面电路 ,其中之第一 和第二CMOS输出信号,系具有其上昇时间和下降时 间不相 等的不对称性。11.一种可使相位与资料由ECL对CMOS -变换器所生之畸变 工作周期中回复出来的逻辑介面电路,此介面电路 包有: 可响应ECL差动输入信号而产生第一CMOS-输出信号 和一 与上述之第一CMOS-输出信号互补之第二CMOS-输出信 号 的输入级装置;可响应上述之第一CMOS-输出信号和 第一 延迟信号,而产生第一脉波宽度控制信号的第一中 间级装 置;可响应上述之第二CMOS-输出信号和第二延迟信 号, 而产生第二脉波宽度控制信号的第二中间级装置; 输出逻 辑装置,它可响应上述之第一和第二脉波宽度控制 信号, 而产生可与CMOS相容之输出信号,因而能够轻易地 分别将 数据与频率资料分离出来。12.如申请专利范围第 11项之逻辑介面电路,其中之输入 级装置系由上述之第一和第二ECL对CMOS-变换器(T1,T 2 )构成者。13.如申请专利范围第12项之逻辑介面电 路,其中之第一 中间级装置,系包括有一第一反相器(I1)、第一延 迟网路 (D1)和第一HAND逻辑闸(N1)。14.如申请专利范围第13 项之逻辑介面电路,其中之第二 间级装置,系包括有第二反相器(I2)、第二延迟网 路(D2) 和第二HAND逻辑闸(N2)。15.如申请专利范围第14项之 逻辑介面电路,其中,该第 一NAND逻辑闸(N1)有连接于第一反相器(I1)之输出端 的输 入端,而其第二输入端,则系连接于该第一延迟网 路(D1) 之输出端,该第二HAND逻辑闸(N2)的第一输入端,系连 接 于该第二反相器(I2)之输出端,而其第二输入端,则 系连 接于该第二延迟网路(D2)之输出端,该第一延迟网 路(D1) 之输入端,系连接于该第二NAND逻辑闸(N2)之输出端, 而 该第二延迟网路(D2)之输入端,则系连接于该第一 NAND逻 辑闸(N1)之输出端。16.如申请专利范围第15项之逻 辑介面电路,其中之第一 和第二延迟网路(D1,D2)各系由一对可提供相等延迟 时间 之反相器所构成的。17.如申请专利范围第15项之 逻辑介面电路,其中之第一 和第二延迟网路(D1,D2)各系由多数个成偶数之可提 供相 等延迟时间之反相器所构成的。18.如申请专利范 围第15项之逻辑介面电路,其中之输出 逻辑装置,系第三NAND逻辑闸(N3)。此种第三NAND逻辑 闸 (N3),有连接于该第二NAND逻辑闸(N1)之输出端的输入 端 ,而其第二输入端,则系连接于该第二NAND逻辑闸(N2) 之 输出端,该第三NAND逻辑闸(N3)输出端,可提供上述之 输 出信号。19.如申请专利范围第11项之逻辑介面电 路,其中之第一 和第二CMOS输出信号系具有其上昇时间和下降时间 不相等 的不对称性。第1(b)-1(c)图系分别表示某些ECL差动 输 入信号、一种理想的CMOS输出信号、以及一种失真 的CMOS 输出信号;第2图系一种依本发明之原理所制而成 之逻辑 介面电路的电路简图;第3(a)至3(b)图系位于第2图中 之 不同点的波形,彼等系有助于了解本发明之运作情 形;而 第4图系一种可用于第2图中之双换器T1或T2内之ECL 对 |
