| 主权项 |
1.一种在一具有多种操作模式的半导体晶片上构成的半导体记忆装置,其组成包括:一位址输入装置,用以接收外部位址以指定其中至少一个操作模式至该晶片;一于模式设定操作中用以产生一模式设定控制讯号的装置;以及一装置,用以储存基于响应该模式设定控制讯号的编码,并产生一操作模式以表示由该码测定的操作模式。2.一种具有复数个内部操作模式的半导体记忆装置,其包括:一用以产生电源开启讯号的装置,其于提供电源供应电位后当该电源供应电位达到一预设値时产生者;以及一装置,用以自动地储存复数个响应该电源开启讯号的编码讯号,并产生内部操作模式讯号以指定选择由该编码讯号定义之该内部操作模式的一种。3.一种动态随机存取记忆装置,其包括:复数个记忆库,每一记忆库包含复数个记忆单元且可于一作用周期(表示一读取周期或一写入周期),或是一预充电周期中操作;一第一装置,用以接收一列位址闪控讯号并产生一第一讯号;一第二装置,用以接收一行位址闪控讯号并产生一第二讯号;一第三装置,用以接收一写入致能讯号并产生一第三讯号;一位址输入装置,用以接收表示该选择记忆库的位址;以及一逻辑装置,响应于该第一﹑第二和第三讯号及该位址讯号,其包含一对应于该该各别记忆库的闩锁装置以储存代表施于被该位址选择之该记忆库的该作用周期资料及代表施于非选择记忆库的该预充电周期资料。4.一种接收一外部时脉的动态随机存取记忆装置,其包括:复数个记忆库,每一记忆库包含复数个记忆单元且可于一作用周期(表示一读取周期或一写入周期),或是一预充电周期中操作;一接收及闩锁装置,用以接收一列位址闪控讯号及闩锁一响应于该时脉波上升端和下降端之该列位址闪控讯号逻辑位准;一位址输入装置,用以接收一外部产生位址以选择其中一个记忆库;以及一装置,用以接收从该接收及闩锁装置而来的该闩锁逻辑位准和从该位址输入装置而来的位址,并用以输出一作用讯号至被该位址选择的该记忆库及当该闩锁逻辑位准为一第一逻辑位准时输出一不作用讯号至非选择记忆库,藉此,响应于作用讯号的被选择记忆库于一作用周期中操作,而响应于不作用的非选择记忆库于一预充电周期中操作。5.一种在一半导体晶片上构成的半导体记忆装置,其接收一外部时脉至该晶片并经由资料输出缓冲装置输出读自记忆单元的资料,该记忆装置包括:一装置,用以产生一丛发长度讯号以代表资料输出的时间间距并在该时间间距匹配于该丛发长度讯号时经由该资料输出缓冲装置输出与该时脉同步的资料。6.一种半导体记忆装置,其包括:一记忆单元阵列,其具有复数个记忆单元以列及行方式排列;复数个子阵列,其由该记忆单元阵列的列方向分隔而成,每一个该子阵列有复数个字元线路各别地连接至相联的行记忆单元并有复数个位元线路各别地连接至相联的列记忆单元,每一个子阵列的位元线路分成第一群位元线路及第二群位元线路,其中各别的每一个再分成第一子群位元线路及第二子群位元线路,每一子阵列的第一群位元线路与第二群位元线路交互地排列,每一个子阵列的第一子群位元线路与第二子群位元线路交互地排列;以及输入/输出滙流排,各别地平行配置到该子阵列间的字元线路及该子阵列的外侧,且分成第一输入/输出滙流排及第二输入/输出滙流排各别地排列在奇数和偶数位址,每一输入/输出滙流排分成第一输入/输出线路及第二输入/输出线路,各别第一输入/输出滙流排的第一及第二输入/输出线路经由行选择开关各别地与相邻的子阵列第一群的第一及第二子群位元线路相连接,各别第二输入/输出滙流排的第一及第二输入/输出线路经由行选择开关各别地与相邻的子阵列第二群的第一及第二子群位元线路相连接。第1图包括第1a及1图,显示在同一半导体晶片上根据本发明之同步DRAM所构成各组成部分的示意平面图;第2图显示第1图中的一个子阵列及连接到其上之输入/输出线路对的排列关系图;第3图是根据本发明之列控制电路示意方块图;第4图是根据本发明之行控制电路示意方块图;第5a及5b图各别地显示在一脉波RAS及一位准RAS操作中使用的各种命令;第6图是根据本发明之时脉(CLK)缓冲器的示意电路图;第7图是根据本发明之时脉致能(CKE)缓冲器的示意电路图;第8图是第6图及第7图中各别显示的CLK缓冲器及CKE缓冲器的操作时序图;第9图是根据本发明之多功脉波RAS输入缓冲器的示意电路图;第10图是本发明中使用的行控制讯号或时脉的时序图;第11是根据本发明用以产生倍增时脉于预充电之高频时脉产生器的示意电路图;第12图是根据本发明之列位址缓冲器的示意电路图;第13图是根据本发明之操作模式设定电路的示意方块图;第14图是第13图中模示设定控制讯号产生电路的示意电路图;第15a至15c是第13图中位址编码暂存器的示意电路图;第16图是第13图中潜伏逻辑电路的示意电路图;第17图是第13图中丛发长度逻辑电路的示意电路图;第18图是根据本发明的自动预充电控制讯号产生电路的电路图;第19图是根据本发明用以产生一列主时脉C之列主时脉产生电路的示意电路图;第20图是根据本发明之模式设定与自动预充电间时序关系的时序图;第21图显示一种用以生成讯号以致能产生行控制讯号之电路的电路图;第22图是第11图中高频时脉产生器的操作时序图;第23图显示根据本发明的一个资料滙流排与一资料通路相关联的电路方块图;第24图是根据本发明之一个输入/输出预充电暨选择电路的示意电路图;第25图是根据本发明之资料输出倍增器的示意电路图;第26图是根据本发明之资料输出缓冲器的示意电路图;第27图是根据本发明之资料输入去倍增器的详细电路图;第28图是根据本发明之PIO线路驱动器的示意电路图;第29图是根据本发明之CAS缓冲器的示意电路图;第30图是根据本发明之WE缓冲器的示意电路图;第31图是根据本发明之DQM缓冲器的示意电路图;第32图是第31图中DQM缓冲器操作的时序图;第33图包括第33a图至第33c图,显示根据本发明之写入操作的时序图;第34图是根据本发明之行位址缓冲器的示意电路图;第35图是根据本发明之行位址计数器的示意方块图;第36a图是第35图中构成第一计数部分之每一级的示意电路图;第36b图是第35图中构成第二计数部分之每一级的示意电路图;第37图是显示第36a图中电路操作的时序图;第38图是根据本发明之行解码器的示意方块图;第39a图是第38图中第一预解码器的示意电路图;第39b图是第38图中第二预解码器的示意电路图;第40图是第38图中第一个主解码器的示意电路图;第41图包括第41a图至第41c图,显示根据本发明之读取操作时序图;第42图及43图中第4图中丛发长度侦知电路的示意电路图;第44图是第4图中行址重设讯号产生器的示意电路图;第45图是第4图中转移控制计数器的示意方块图;第46图是第4图中读取资料转移时脉产生器的示意电路图;第47图是第25图中资料输出倍增器所使用来产生一讯号C之电路的示意电路图;第48图是第4图中写入资料转移时脉产生器的示意电路图;第49图包括第49a图至第49c图,显示根据本发明之CAS岔断写入操作的时序图;第50图显示一电路的示意电路图,其用以产生控制讯号以预充电根据本发明的输入/输出线路及PIO线路;第51图显示一电路的示意电路图,其用以产生控制讯号以预充电根据本发明的DIO线路;第52图是第28图中PIO线路驱动器所使用来产生记忆库选择讯号之电路的示意电路图;第53图是第26图中资料输出缓冲器所使用来产生控制讯号之控制电路的示意电路图;第54图至第57图显示使用脉波RAS的同步DRAM中根据各个操作模式之时序关系的时序图;第58图是使用位准RAS之RAS缓冲器的示意电路图;第59图是根据本发明之特殊位址缓冲器的示意电路图;第60图是显示使用于位准RAS中用以产生模式设定主时脉及恢复主时脉之控制电路的示意电路图;第61图显示使用位准RAS之同步DRAM中操作时序关系的时序图;以及第62图显示各分开图式第1a及第1b图,第33a图至第33c图,第41a图至第41c图 |
