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Se presenta un método y un arreglo para disminuir la asimetría en sistemas sincrónicos digitales. El arreglo incluye un número N de circuitos impulsores, cada uno con un número P de unidades de separador, de las cuales cada una tiene una entrada y una salida. Cada circuito impulsor tiene un retraso Delta1, Delta2, Delta3, Delta 4...., DeltaN. Entre estas unidades de separador, N-1 unidades de separador se reservan mientras que las entradas de las unidades de separador restantes P-(N-1) se conectan mutuamente en paralelo. Las unidades de separador reservadas se emplean de la siguiente manera: una señal que proviene de una fuente de señal se aplica a una entrada de una primera unidad de separador en cada uno del número N de circuitos impulsores, donde la señal se encuentra sujeta a un retraso. La señal retrasada una vez de un circuito impulsor se retrasa después una vez, y solamente una vez, en las unidades de separador reservadas de cada uno de los circuitos impulsores restantes. Este procedimiento se repite para cada una de las señales retrasadas una vez en las salidas de la primera unidad de separador en cada uno de los N-1 circuitos impulsores restantes. Las señales de salida que se retrasan mutuamente por un retraso temporal Delta1+Delta2+Delta3+Delta4 ...+DeltaN aparecen en las salidas de las unidades de separador de cada uno de los circuitos impulsores, las entradas de estas unidades de separador se conectan en paralelo.
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