| 主权项 |
1.一种节省I/O接脚之装置,其包括:一第一导线,其 连 接于一控制元件之I/O端;一第二导线,其连接于一 受控 元件之输入(input)端及该第一导线之间;一第三导 线连 接于该受控元件之输出(output)端;一电压准位调整 装置 ,其连接于该第二导线及该第三导线之间,俾防止 该受控 元件之输出端干扰让受控元件之输入端自该控制 元件之I/ O端提取资料。2.如申请专利范围第1项之节省I/O接 脚之装置,其中该 第一导线﹑第二导线及第三导线系PC板上之铜箔 。3.如申请专利范围第1项之节省I/O接脚之装置,其 中该 电压准位调整装置系一电阻。4.如申请专利范围 第1项之节省I/O接脚之装置,其中该 控制元件系具有I/O pin 5之微处理器。5.如申请专 利范围第1项之节省I/O接脚之装置,其中该 受控元件系EEPROM 93C46。6.如申请专利范围第1项之 节省I/O接脚之装置,其中该 控制元件之一I/O 端可控制该受控元件之一输入端 及一输 出端。第一图:系习知以一I/O pin控制一input pin 或 一 output pin 方块示意图。第二图:系本创作之装置 方 |
