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UN METODO PARA EVITAR ERRORES LATENTES EN UNA RED LOGICA PARA SELECCION MAYORITARIA DE SEÑALES BINARIAS EN UN SISTEMA TRIPLICADO. LOS ERRORES QUE SE PRODUCEN, PROCEDENTES DE ERRORES O FALLOS EN UNO DE DOS O MAS TRANSISTORES CONECTADOS EN PARALELO, DE UNO O MAS DISPOSITIVOS LOGICOS SEPARADOS INCLUIDOS EN LA RED LOGICA, SE EVITAN MEDIANTE LA CONMUTACION REPETIDAMENTE DE CADA UNO DE LOS DISPOSITIVOS LOGICOS SEPARADOS, EN UNA FORMA TAL QUE LOS TRANSISTORES QUE ESTABAN CONECTADOS EN PARAELELO, QUEDAN CONVERTIDOS EN SERIE, Y VICEVERSA. DE RESULTAS DE ELLO, ESTOS DISPOSITIVOS EJECUTARAN OPERACIONES LOGICA ALTERNATIVAMENTE QUE SON DE CORRESPONDENCIA DOBLE ENTRE SI, POR EJEMPLO OPERACIONES NAND 66) EN AMBOS CASOS. ASI, EN LA PRACTICA, LA SELECCION MAYORITARIA SE EJECUTARA ALTERNATIVAMENTE CON DOS REDES LOGICAS MUTUAMENTE DIFERENTES, QUE SON DE CORRESPONDENCIA DOBLE ENTRE SI.
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