| 主权项 |
1﹒一种半导体装置之制法,包含之步骤为: 形成第一膜(13)在半导体基体(1) 上, 在该第一膜(13)上形成一蚀刻光罩(17),具有一暴露 该第一膜(13)之部份表 面之开口(19), 使用该蚀刻光罩(17),藉选择性蚀刻 该第一膜(13)形成具有该第一膜(13)之侧 壁及底壁之第一孔(21), 除去该蚀刻光罩(17), 藉在包括该第一孔(21)之侧壁及底壁 之该第一膜(13)上 形成具有等于该第一膜(13)之蚀刻特 性之材料之第二膜(23),而形成一具有第 二膜(23)之侧壁及底壁且直径小于该第一 孔(21)者之第二孔(25),及 藉各向异性地蚀刻该第一及第二膜 (13,23)形成具有配合该第二孔(25)侧 壁之侧壁之第三孔(27)者。 2﹒如申请专利范围第1项之半导体装置之制 法,其中该第一及第二膜(13,23)之该 各向异性蚀刻系用具有加入CF型气体之CO 气体之气体实施者。 3﹒如申请专利范围第1项之半导体装置之制 法,其中该第一膜(13)及该第二膜(23)为 相同材料者。 4﹒如申请专利范围第1项之半导体装置之制 法,其中该第一膜(13)及该第二膜(23)包 括绝缘膜者。 5﹒如申请专利范围第1项之半导体装置之制 法,其中该第一膜(13)及该第二膜(23)包 括二氧化矽膜者。 6﹒如申请专利范围第1项之半导体装置之制 法,其中该蚀刻光罩(17)包括一由光刻法 形成图案之防蚀涂层者。 7﹒如申请专利范围第6项之半导体装置之制 法,其中该蚀刻光罩(17)内该开口(19)之 开口直径为可由该光刻法所形成之最小尺 寸者。 8﹒如申请专利范围第1项之半导体装置之制 法,其中该第三孔(27)暴露一形成在该半 导体基体(1)之杂质区(56)者。 9﹒一种半导体装置之制法,包含之步骤为: 在半导体基体(1)上形成第一膜(13), 在该第一膜(13)上形成一蚀刻光罩(17),具有暴露该 第一膜(13)部份表面之 使用该蚀刻光罩(17),藉选择性及各 向异性地蚀列该第一膜(13)形成一具有该 第一膜(13)之侧壁及底壁且直径朝该半导 体基体(1)方向减少之第一孔(21), 除去该蚀刻光罩(17),及 藉各向异性地蚀列该第一膜(13)形成 具有配合该第一孔(21)侧壁之侧壁之第 二孔(25)者。 10﹒如申请专利范围第9项之半导体装置之 制法,其中该第二孔(25)具有朝向该半导 体基体(1)之方向减少之直径者。 11﹒如申请专利范围第9项之半导体装置之 制法,其中在形成该第二孔(25)时之该各 向异性地蚀刻系藉具有加入CF型气体之CO 气体之气体所实施者。 12﹒如申请专利范围第9项之半导体装置之 制法,其中该第一膜(13)包括绝缘膜者。 13﹒如申请专利范围第9项之半导体装置之 制法,其中该蚀刻光罩(17)包括一由光刻 法制成图案之防蚀涂层者。 14﹒如申请专利范围第13项之半导体装置之 制法,其中该蚀刻光罩(17)之该开口(19) 之开口直径为可由光刻法所形成之最小尺 寸者。 15﹒如申请专利范围第9项之半导体装置之 制法,其中该第二孔(25)暴露一形成在该 半导体基体(1)上之杂质区(56)者。 16﹒一种半导体装置之制法,包含之步骤为 形成绝缘膜(37a)俾可与半导体基体(31)之主表面接 触, 在该绝缘膜(37a)上形成具有不同于 该绝缘膜(37a)之蚀刻特性之材料之第一 膜(42), 在该第一膜(42)上形成具有不同于该 第一膜(42)之蚀刻特性之材料之第二膜(43), 藉选择性蚀刻该第二膜(43)形成一暴 露该第一膜(42)之表面并具有该第二膜(43)侧壁之 第一孔(45), 在包括该第一孔(45)侧壁之该第二膜(43)上形成具 有相等于该第二膜(43)之蚀 刻性之材料之第三膜(46), 藉各向异性蚀刻该第二膜(46)在该第 一孔(45)侧壁上形成侧壁层(46a), 藉各向异性蚀刻该第一膜(42)及使用 该第二膜(43)及该侧壁层(46a)作为光罩 ,形成一暴露该绝缘膜(37a)表面并具有 小于该第一孔(45)直径之直径之第二孔(47),及 使用该第一膜(42)作为光罩,藉各向 异性蚀刻该绝缘膜 (37a)在与该第二孔(47)连通并达 到该半导体基体主表面之该 绝缘膜内形成第三孔(48)者。 17﹒如申请专利范围第16项之半导体装置之 制法,随着形成该第三孔(48)之该步骤, 进一步包含之步骤为: 在该第一膜(42)上形成一防蚀涂层(52) 以用该防蚀 涂层(52)填充该第三孔(18), 蚀刻该防蚀涂层(52)以暴露该第一膜(42),留下该防 蚀涂层(52)填充于该第三 孔(48)内, 藉使用填充于该第三孔(48)内之该防 蚀涂层(52)作为光罩之蚀刻除去该第一膜(42),并除 去该防蚀涂层(52)者。 18﹒如申请专利范围第16项之半导体装置之 制法,随着形成该第三孔(48)之该步骤, 进一步包含之步骤为: 在该第一膜(42)上形成一导电膜(55) ,以所该导电膜(55)填充该第三孔(48), 蚀刻该导电膜(55)及该第一膜(42)以 暴露该绝缘膜(37a),留下该导电膜(55) 填充于该第三孔(48)内,及 在该绝缘膜(37a)上形成互接膜 (56a)并与填充于该第三孔(48)内之该导 电膜(55)连接者。 19﹒如申请专利范围第16项之半导体装置之 制法,其中该第一膜(42)包含导电构件, 且在形成该第三孔之步骤后,进一步包含 之步骤为: 在该第一膜(42)上形成导电膜(58), 使该第三孔(48)系用该导电膜(58)填充, 蚀刻该导电膜(58)以暴露该第一膜(42),留下该导电 膜(58)填充于该第三孔(48)内,及 藉使该暴露的第一膜(42)形成图案形 成一互接膜(42a)者。 20﹒如申请专利范围第16项之半导体装置之 制法,随着形成该第三孔(48)之该步骤, 进一步包含之步骤为: 在该第一膜(42)上形成非晶矽膜(60) ,使该第三孔(48)用该非晶矽膜(60)填充 将该非晶矽膜(60)予以热氧化,以将 该第一膜(42)上之该非晶矽膜(60)改变成 二氧化矽膜 (60a)及将填充于该第三孔(48)内之该非 晶矽膜(60)改变成多晶矽膜 (60b), 藉使用填充于该第三孔(48)内之该多 晶矽膜(60b)作为光罩之蚀刻除去该二氧 化矽膜(60a),然后该第一膜,及 在该绝缘膜(37a)上形成互接膜(61) 并连接至填充于该第三孔(48)内之该多晶 矽膜(60b)者。 21﹒如申请专利范围第16项之半导体装置之 制法,其中该第二膜(43)及该侧壁层 (46a)系于该绝缘膜(37a)之各向异性蚀 刻内除去以形成该第三孔(48)者。 22﹒如申请专利范围第16项之半导体装置之 制法,其中该绝缘膜(37a)、该第二膜(43)及该第三膜 (46)包含二氧化矽膜,且 其中该第一膜(42)包含多晶矽膜者。 23﹒如申请专利范围第16项之半导体装置之 制法,其中该第一膜包含一导电构件, 及随着形成该第三孔(48)之该步骤, 包含之步骤为: 在该第一膜(42)上及该第三孔(48)内 形成导电膜(49),及 藉使该第一膜(42)及该导电膜(49)形 成图案形成具有该第一膜(42)及该导电膜(49)之层 合结构之互接膜(42a、49a)者。 24﹒如申请专利范围第16项之半导体装置之 制法,其中该第一孔(45)之开口直径为可 由光刻法形成上最小尺寸者。 25﹒如申请专利范围第16项之半导体装置之 制法,其中该第一膜(42)选自多晶矽、矽 化物及耐火金属所组成之族群者。 26﹒一种DRAM之制法,包含之步骤为: 在半导体基体(101)之主表面形成 具有一对用作源极/漏极区之杂质区 (109a,109c)之MOS电晶体, 在该半导体基体(101)上形成绝缘膜 (111a)以覆盖该MOS电晶体, 在该绝缘膜(111a)上形成一具有不同 于该绝缘膜(111a)蚀刻特性之材料之第一 膜(113), 在该第一膜(113)上形成一具有第一 孔(116)在该对杂质区(109a,109c)之 一的上部及具有不同于该第一膜(113)之 蚀刻特性之材料之第二膜(114) 在包括该第一孔(116)侧壁之光 膜 (114)上形成一具有一等于(114)之蚀刻特性之 材料之第三膜( 藉各向异性地蚀刻该第三膜(117)在 该第一孔(116)之侧壁形成侧壁层(117a) 使用该第二膜(114)及该侧壁层 (117a)作为光罩,藉各向异性地蚀刻该第 一膜(113)形成一暴露该绝缘膜(111a)表 面并只有直径小于该第一孔(110)者之第 二孔(118), 使用该第一膜(113)作为光罩,藉各 向异性地蚀刻该绝缘膜(111a)形成一在该 绝缘膜(111a)内与该第二孔(118)连通并 暴露该杂质区(109a)之第三孔(119), 形成一在该绝缘膜(111a)上并藉由该 第三孔(119)连接至该杂质区(109a)之储 存节点(120d), 在该储存节点(120d)上形成一介电膜(121),及 在该介电膜(121)上形成一格板(122)者。 27﹒如申请专利范围第26项之DRAM之制法, 其中该第一膜(113)包含一导电构件,且 其中形成储存节点之该步骤包含之步 骤为: 形成一在该第一膜(113)上并藉由该 第三孔(119)连接至该杂质区(109a)之导 电膜,及 藉使该第一膜(113)及该导电膜(120)形成图案形成具 有该第一膜(113) 及该导电膜(120)之层合结构之该储存节 点(113a,120d)者。 28﹒如申请专利范围第26项之DRAM之制法, 形成储存节点之该步骤包含步骤为: 在该第一膜(113)上形成一防蚀涂层(140),使该第三 孔(119)填充有该防蚀 涂层(140), 蚀刻该防蚀涂层(140)以暴露该第一 膜(113),留下该防蚀涂层(140)于该第 三孔(119)内, 藉使用填充于该第三孔(119)内之防 蚀涂层(140)作为光罩之蚀刻除去该第一 膜(113), 除去该防蚀涂层(140),及 形成在该绝缘膜(111a)上并藉由该第 三孔(119)连接至该杂质区(109a)之该储 存节点(120a,125)者。 29﹒如申请专利范围第26项之DRAM之制法, 其中形成储存节点之该步骤包含之步骤为 形成导电膜(141)在该第一膜(113) 上并藉由该第三孔(119)连接至该杂质区 (109a),使该第三孔(119)填充有该导电 膜(141) 蚀刻该导电膜(141)及该第一膜(113),留下该导电膜( 141)形成于该第 二孔(119)内,及 形成该储存节点(120a,125)在该绝 缘膜(111a)上并连接至形成于该第三孔(119)内之该 导电膜(141)者。 30﹒如申请专利范围第26项之DRAM之制法, 其中该第一膜(113)包含一导电构件, 且其中形成储存节点之该步骤包含之 步骤为: 形成导电膜(120)在该第一膜(113) 上并藉由该第三孔(119)连接至该杂质区 (109a),使该第三孔(119)填充有该导电 膜(120), 蚀刻该导电膜(120)以暴露该第一膜(113),同时留下 形成于该第三孔(119) 内之该导电膜(120),及 藉使该第一膜(113)形成图案形成该 储存节点(120a)者。 31﹒如申请专利范围第26项之DRAM之制法, 其中形成储存节点之该步骤包含之步骤为 形成非晶矽膜(142)在该第一膜(113)上并藉由该第三 孔(119)连接至该 杂质区(109a),使该第三孔(119)填充有 该非晶矽膜(142), 将该非晶矽膜(142)予以热氧化,以 将该第一膜(113)上之该非晶矽膜(142) 改变成二氧化矽(142a)并将形成于该第三 孔(119)内之该非晶矽膜(142)改变成多 晶矽膜(142b) , 使用填充于该第三孔(119)内之该多 晶矽膜(142b)作为光罩,蚀刻该二氧化矽 膜(142a),然后该第一膜(113),及 形成该储存节点(120a,125)在该绝 缘膜(111a)上并连接至填充于该第三孔(119)内之该 多晶矽膜(142b)者。 32﹒如申请专利范围第26项之DRAM之制法, 其中该储存节点包含一底壁导电膜(120a) 及一侧壁导电膜(125) , 及形成储存节点之该步骤包含之步骤 为: 形成该底壁导电膜(120a)在该绝缘膜 (111a)上并藉由该第三孔(119)连接至该 杂质区(109a),及 形成连接至该底壁导电膜(120a)并向 上延伸之该侧壁导电膜(125)者。 33﹒一种半导体记忆装置之制法,包含之步 骤为: 在半导体基体(1001)之主表面形成一 具有一对变成源极/漏极区之新质区(1009)之MOS电晶 体(1010), 形成绝缘膜(1019)在该半导体基体(1001)之主表面上, 俾可覆盖该MOS电晶 体(1010), 在堆积层内形成一具有不同于该绝缘 膜(1019)之蚀刻特性之材料之第一导电膜 (1123a) ,然后一具有一不同于该第导电 膜(1123a)之蚀刻特性之第一覆盖膜(1131),及形成第 一孔(1141)于该第一导 电膜(1123a)及该第一覆盖膜(1131), 形成一具有不同于该第一覆盖膜(1131)之蚀刻特性 之材料之第二导电膜 (1123b)在该第一孔(1141)侧壁上及该第 一覆盖膜(1131)上, 各向异性地蚀刻该第二导电膜 (1123b),以形成侧壁层(1123b)在该第 一孔(1141)之侧壁上,俾可与该第一导电 膜(1123a)接触, 使用该侧壁层(1123b)作为光罩,各 向异性地蚀刻该绝缘膜(1019),以形成第 二孔口135)于暴露该杂质区(1009)之该绝 缘膜(1019)内,及除去该第一覆盖膜(1131), 形成第三导电膜(1123c)俾可与该第 一导电膜(1123a)之表面及该侧壁层 (1033a)接触,以便藉该第二孔(1135)与 该杂质区(1009)连接, 形成电容器介电膜(1125)俾可覆盖具 该第 一导电膜(1123a)之储存节点(1123)之表 面,该侧壁层(1123b),及该第三导电膜 (1123c),及 形成格板(1127)在该电容器介电膜(1125)者。 34﹒如申请专利范围第33项之半导体记忆装 置之制法,其中该侧壁层(1123b)系由非 晶矽所形成者。 35﹒如申请专利范围第33项之半导体记忆装 置之制法,其中该侧壁层(1123b)系由矽 化物所形成者。 36﹒如申请专利范围第33项之半导体记忆装 置之制法,其中该侧壁层(1123b)系由控 制有晶粒大小之导电层所形成者。 37﹒一种半导体记忆装置之制法,包含之步 骤为: 在半导体基体(1001)主表面形成一具 有一对作为源极/漏极区之杂质区(1009) 之MOS电晶体(1010), 形成一具有平面上面之第一绝缘膜 (1019b,1021)在该半导体基体(1001)之 主表面上俾可覆盖该MOS电晶体(1010), 形成第一导电膜(1223a)在该第一绝 缘膜(1019b,1021)之上面上及其间有预 定厚度之第二绝缘膜(1225), 形成第二导电膜(1223b)在该第一导 电膜(1223a)上及其间有预定厚度之第三 绝缘膜(1227), 在该第二导电膜(1223b)上形成一具 有第一孔(1241)在该杂质区(1009)上方之 第一覆盖膜(1229)﹒ 形成第二覆盖膜(1231)在该第一孔(1241)侧壁及该第 一覆盖膜(1229)上, 各向异性地蚀刻该第二覆盖膜(1231) 用来形成侧壁层(1231a)在该第一孔(1241)侧壁上, 使用该第一覆盖膜(1229)及该侧壁层 (1231a)作为光罩,各向异性地蚀刻该第 二导电膜 (1223b)以暴露该第三绝缘膜(1227)之表面, 并形成第二孔(1235a)具 有直径小于该第一孔(1241)者, 按顺序各向异性地蚀刻该第三绝缘膜(1227)、该第 一导电膜(1223a)、该第二 绝缘膜(1225)及该第一绝缘膜(1019b)用 来形成与该第二孔(1235a)连通并暴露该 杂质区(1009)之第三孔(1235a),及除去 该第一覆盖膜(1229)及该侧壁层(1231a) 形成第三导电层(1223c)俾可接触该 第二导电膜(1223b)之表面并藉由该第二 及第三孔(1235)连接至该杂质区(1009), 将该第一、第二及第三导电膜(1223a 1223b、1223c)形成图案,以形成一储 存节点(1223a), 除去该第二及第三绝缘膜 (1225, 1227) 形成电容器介电膜(1225)俾可覆盖该 储存节点(1223)之表面,及 形成一格板(1227)在该电容器介电膜(1225)上者。 38﹒如申请专利范围第37项之半导体记忆装 置之制法,其中该侧壁层(1231a),该第 一覆盖膜(1229)、及该第一、第二及第三 绝缘膜(1019.1225.1227)在蚀刻特性 方面为相等者。 39﹒如申请专利范围第38项之半导体记忆装 置之制法,其中该侧壁层(1231a)、该第 一覆盖膜(1229)、及该第一、第二及第三 绝缘膜(1019.1225.1227)包括二氧化 矽者。 40﹒一种半导体记忆装置之制法,包括一具 有一对形成源极/漏极区之杂质区(1009) 之MOS电晶体(1010)及一具有储存节点 (1023;1123;1223)之电容器(1020; 1120;1220),其中该杂质区(1009)及该 储存节点(1023;1123;1123)系藉由形 成于覆盖该MOS电晶体(1010)之绝缘膜(1019)内之第一 孔(1035;1135;1235) 电连接,该制法包含之步骤为: 在该绝缘膜(1019)上形成一具有第二 孔(1041;1141;1241)在该杂质区(1009)上方之第一膜(1031; 1131; 1229), 形成第二膜(1033;1123;1231)在 该第二孔(1041;1141;1241)之内侧壁 面上及该一膜(1031;1131;1229)之整 个表面上, 藉各向异性地蚀刻该第二膜(1033; 1123;1231)形成一侧壁层(1033a; 1123b;1231a)在该第二孔(1041;1141 ;1241)之侧壁上,及 使用该第一膜(1031;1131;1229) 之该侧壁层(1033a;1123b;1231a)作为 光罩,各向异性地蚀刻该绝缘膜(1019), 以部份暴露该杂质区(1009)之表面,用来 在该绝缘膜(1019)内形成具有直径小于该 第二孔(1041;1141;1241)之该第一孔 ((1035;1135;1235)者。 41﹒如申请专利范围第40项之半导体记忆装 置之制法,其中该第一孔(1035;1135; 1235)被形成具有开口直径小于可由光刻 法所形成之最小尺寸者。 42﹒一种半导体装置,包含: 一具有主表面之半导体基体(31), 一形成在该半导体基体(31)主表面之 导电压(36), 一形成在该导电区(36)上并具有到达 该导电区(36)之孔(47)之绝缘膜(37a), 及 一形成在该绝缘膜(37a)上并藉由该 孔(47)连接至该导电区(36)之互接膜(42a ,49a), 其中形成在该绝缘膜(37a)内之该孔(47)具有开口直 径小于可由光刻法所形成 之最小尺寸, 其中该互接膜(42a,49a)具有一部份 ,以沿其上表面之方向在该绝缘膜(37a) 上延伸,以该方向延伸之该延伸部具有至 少二层之堆积层者。 43﹒如申请专利范围第42项之半导体装置, 其中该互接层(42a,49a)系选自多晶矽、 矽化物及耐火金属所组成之族群者。 44﹒如申请专利范围第42项之半导体装置, 其中在该至少二层该延伸部之堆积层间有 一界限,该界限包括二氧化矽膜者。 45﹒一种半导体记忆装置,包含: 一具有主表面之半导体基体(101; 1001), 一具有一对在该半导体基体(101 ; 1001)主表面形成源极/漏极区之杂质区 (109a,109b,109c;1009)之MOS电晶 体(1010), 一覆盖该MOS电晶体(1010)并具有孔 (119;1035;1135;1235)达到该杂质区 (109a,109b,109c;1009)之绝缘膜 (119a ,106;1019;1031), 一形成在该绝缘膜(111a,160; 1019;1021)上,俾可藉由该孔(119; 1035;1135;1235)连接至该杂质区 (109a,109b,109c;1009)之储存节点 (113a,120a,125a;1023;1123; 1223), 一覆盖该储存节点(113a ,120a, 125a;1023;1123;1223)之电容器介电 膜(126;1205;1125;1225),及 一形成在该电容器介电膜(126;1025 ;1125;1225)上之格板(127;1027; 1127;1227), 其中形成于该绝缘膜(111a ,160; 1019;1021)内之该孔(119;1035;1135 ,1235)具有一开口直径小于可由光刻法 所形成之最小尺寸, 其中该储存节点(113a,120a,125a ;1023;1123;1223)具有一沿其上表面 延伸在该绝缘膜(111a,160;1019; 1021)上之部份,该延伸部以至少二层堆 积并以该方向延伸者。 46﹒如申请专利范围第45项之半导体记忆装 置,其中该储存节点系选自多晶矽、矽化 物及耐火金属所组成之族群者。 47﹒如申请专利范围第45项之半导体记忆装 置,其中在该至少二层之该延伸部之堆积 层间有一界限,该界限包括二氧化矽膜者。 48﹒如申请专利范围第45项之半导体记忆装 置,其中该格板(1027;1127;1227)在 该孔(1035;1135;1235)之区内延伸, 并对置于该储存节点(1023;1123; 1223),在该孔(1035;1135;1235)区 内夹住该电容器介电膜(1025;1125; 1225)者。 49﹒如申请专利范围第45项之半导体记忆装 置,其中该储存节点(1023)具有第一部 (1023a) 及第二部(1023b), 其中该第一部(1023a)在该绝缘膜 (1019,1021)上面延伸,俾可围绕该孔(1035)之周边, 其中该第二部(1023b)与该第一部 (1023a)之上面接触延伸,并藉由该孔(1035)连接至该 杂质区(1009)者。 50﹒如申请专利范围第49项之半导体记忆装 置,其中该储存节点(1023a)更包括第三 部(1023c),该第三部(1023c)接触在该 绝缘膜(1019,1021)上面上之该第一及 第二部(1023a,1023b)之周缘,并具有一 自该第一及第二部(1023a,1023b)向上延 伸之圆柱形构形者。 51﹒如申请专利范围第45项之半导体记忆装 置,其中该储存节点(1123)包括第一部 (1123b) 、第二部(1123a)及第三部 (1123c), 其中该第一部(1123b)被形成在该绝 缘膜(1019,1021)上面上之第一高度位 准,俾可围绕该孔(1135)之周边, 其中该第二部 (1123a)在该绝缘膜 (1019,1021)上面上延伸而形成在低于 该第一高度位准之第二高度位准,俾可与 该第一部(1123b)之下端接触并围绕该第 一部(1123b), 其中该第三部(1123c)与该第一及第 二部(1123b,1123a)之上面接触延伸,并 藉由该孔(1135)连接至该杂质区(1009)者。 52﹒如申请专利范围第51项之半导体记忆装 置,其中该储存节点(1123)更包含第四部 (1123d), 其中该第四部(1123d)与该绝缘膜 (1019 ,1021)上面上之该第二及第三部 (1123a,1123c)之周边端部接触,并具有 自该第二及第三部(1123a,1123c)向上延 伸之圆柱形构形者。 53﹒如申请专利范围第45项之半导体记忆装 置,其中该绝缘膜(1019,1021)具有平 面化上面, 其中该储存节点(1223)包括第一部 (1223a) 、第二部(1223b)及第三部 (1223c), 其中该第一部(1223a)系以自该绝缘 膜(1019,1021)上面预定距离,沿该绝 缘膜(1019,1021)上面之方向延伸, 其中该第二部(1223b)系以自该第一 部(1223a)上之该第一部(1223a)预定距 离,沿该绝缘膜(1019,1021)上面之方 向在该第一部(1223a)上方延伸, 其中该第三部(1223c)与该第二部 (1223b)之上表面接触延伸,与该第一部 (1223a)接触,并藉由该孔(1235)连接至 该杂质区(1009)者。图示简单说明: 第l至ll躏为依照本发明第一具体咧 用夹说明共制造步骤之半瘪电体装置之剖 面图。 第12图为一特蛙图表,显示在接触孔 之开口尺寸与接触阻力间之关系。 第13至16图为依照本鬣明第一具体例 用夹说明其制造方法及周边电路件之半导 体装置之剖面图。 第17至20图为用夹说明使用CF型气体 之电浆之乾蚀刻过猩之半鳔体装置之剖面 图。 第21图为一特性图表,显示对使用蚀 多矽膜之深度(膜厚度)方向之组成化。 第22图为一特性图表,显示对使用蚀 刻处理及加入CO各向异性地蚀芟lJ掺杂的多 矽膜之深度(膜厚度)方向之组成上L。 第23至25图为依照本发明之第二具体 例用来依顺序说明制造步骤之半导体装置 之剖面图。 第26至28图为依照本发明之第二具醴 例用来依顺序说明其制造步骤之半导体装 置之剖面图。 煞29至36图为依照本谟明之第三具醴 例用来依顺序说明其制造步骤之半导体装 置之吾lJ面图。 绾37至39图为用来说明当在多晶矽膜 之衷面有一凸面部时,实施本发明第三具 体例之多晶矽罩之成形之半溥体记忆装置 之吾Ij面图。 第40至53图为依;、、I本发明之第4具体 例用来依顺序说明其制造步骤之半尊体记 忆装置之吾lJ面图。 煞59图为一具有第58图所示结构之 DEAM之平面布置图。 第60图为依照本谟明之第5具体例之 半坛体记忆装置之吾lj面图。 第61图至70图为依照本发明第5具体 例用来依顺序说明其制造步骤之半导体记 忆装置之剖面图。 第7l至81图为依照本亵明第6其体例 用来诡明其制造步骤之半导体记忆装置之 剖面围。 第S2及81图为具有第81图所示结构之 D贝AM之记忆格之平面布置图。 第83图为一剖面图,概略显示一依照 本发明之第7具体例之半浔体记忆装置之 结楛。 第S4至89图为依照本发明之第7具体 例用来依顺序说明其制造步骤之半导体记 t葭装置之剖面图。 第90至92图为依照本袭明之第3具体 例用来依顺序说明其制造沙骤之半导体记 忆装匮之剖面图。 第93图为一剖面图,概略显示一依照 本发明第9具体例之半浔体记亿装置之结 构。 第94至100图为依照本发明第9具醴 例用来依顺序说明其制造步骤之半导体记 亿装置之剖面图。 第101图为应用于圆柱形堆积电容器 之本发明第9具体例之半导体记忆装置之 剖面图。 第102图为依照本谟明第9具醴例用 来说明形成变成框部之多晶矽膜所遭遇问 题之半导体记忆装置之剖面图。 第103图为第102图之剖面图,其中 S部,贝l],多晶矽膜衷面之不平坦性,被 扩大。 第104图为依照本发明之第9具体例 ,其中不平坦性系产生在框部之表面之半 坛体记忆装置之剖面图。 第105图为依照本发明第10具体例之 半导体记忆装置之剖面图。 第106至116图为依照本飨明第10具 体例用来依顺序说明共制造步骤之半导体 记忆装置之剖面图。 第117图概略显示一依照本发明第三 具体例用夹说明啧镀功效为大之情况之半 导体记忆装置之剖面图。 第ll8图为一依照本发明第三具体例 用来诡明接触孔之开臼直经被增加之情况 之半导体记忆装置之剖面图。 第llg至125图为依照本发明之第Il 具体例用来依顺序说明其制造步骤之半浔 体装置之剖面图。 第126至131图为依照本谟明第12具 体例用夹依顺序说明其制造步骤之半导体 记亿装置之剖面图。 第132至135图为依照本发明第13具 体例用来依顺序说明其制造步骤之半浔体 装置之剖面图。 第136至140图为依照本发明之第4 具体例用夹依顺序说明其制造步骤之半导 体装置之剖面图。 第141至146图为依照本谟明第15具 体例用来依顺序说明其制造步骤之半坛体 记忆装置之剖面图。 体例用来依顺序诡明其制造步骤之半蟑体 记亿装置之剖面图。 第152至154圆为依照本飨明第17具 体的用来依顺序说明其制造步骤之半导体 记忆装置之剖面图。 第155至160图为依照本谟明第18具 体例用柬依顺序说明其制造步骤之半导体 记忆装置之剖面图。 第161图为方块图,概略显示一般 DEAM之结构。 第162图为形成记亿格阵列之4位元 记忆格之等效电路图。 第163图为一平面布置图,显示一具 有习知堆积型电容器之DRAM。 第164图为第163图沿A一A线所取 之DRAH之剖面图。 第165至170图为第163图沿A-A 线所取用夹依顺序说明其制造步骤之DRAM 之剖面图。 第171图为一剖面图,概略显示第一 习知半浔体记忆装置之结媾。 第172至I84图为用来说明共制造步 骤之第一习知半导体记忆装置之剖面图。 第185图为一剖面图,概略显示第二 习知半导体记忆装置之结构。 第186至lgl图为用夹依顺序说明其 制造步骤之第二习知半导体记忆装置。 第192圆为一-J面圆,概略显示一第 三习知半导体记忆装置之结构。 第193至198圆为用夹依顺序说明其 制造步骤之第三习知半滇体记忆装置之剖 面图。 第lgg图为一平面图,显示在第169 图所示结构之字线与防蚀涂层之开口间之 关系。 第200图为一平面图,显示在宇线与 防蚀涂层开口被部份重叠之情况。 第201至203图为第200图所示之情 况用来依顺序说明其制造步骤之半导体装 置之剖面图。 第204至207图为日本专利公开申请 案所示用来依顺序说明其制造步骤之半浔 体装置之结构图。 第208至209图为用来说明日本专利 公开申请案所示之结构之技术问题之剖面 结构图。 第210至212图为用夹说明电容器与 字线接触之下电极层之成彰泛半导体装置 之剖面图。 第213A图为一平面图,显示残余物留 下之情况。 第313B图为一沿第213A图既-n线所 取之吾lJ面图。 |
