| 主权项 |
1﹒一半导体记忆装置,其包括: 复数个次记体胞元阵列,其系分划一 记忆胞元阵列而形成; 复数个行译码器,其分属于各个次记 忆胞元阵列,用来编译每一记忆胞元之行 位址; 复数个感测放大器,其分别包含于次 记忆胞元阵列之中; 感测放大器控制电路,其运作感测放 大器; 一备用记忆阵列,其设置于次记忆胞 元阵列中的任一个之中; 复数条字元线﹒其用来指示备用记忆 胞元阵列之记忆胞元; 熔线匣,其设置系独立于次记忆胞元 阵列;以及 一控制电路,其接收熔线匣之输出信号, 而其输出信号连接到复数个行译码器及感 测放大器; 由此,利用熔线匣之安排规划来启动 备用操作而实施于与备用字元线有关的次 记忆胞元阵列中。 2﹒如申请专利项目1所述之半导体记忆装置 ,其中所述之控制电路包括: 一备用字元线驱动器,其接收熔线匣 之输出信号及行位址信号,而启动备用字 元线;以及 一备用块信号产生器,其在备用操作 时,接收熔线匣之输出信号,而中止行译 码器之操作。 3﹒如申请专利项目2所述之半导体记忆装置 ,其中,在备用操作时,依据备用块信号 产生器之输出信号,在复数个感测放大控 制电路中,只有包含在备用记忆阵列中之 感测放大器控制电路被启动。 4﹒一半导体记忆装置,其包括: 复数个次记忆胞元阵列,其系分划一 记忆胞元阵列所形成; 复数个感测放大器,其分别包含在次 记忆胞元阵列中; 一备用记忆阵列,其设置在次记忆胞 元阵列中的任一个之中; 复数条备用字元线,其用来指示备用 记忆阵列之记忆胞元; 熔线匣,其之设置系独立于次记忆胞 元阵列; 一备用字元线驱动器,其接收熔线匣 之输出信号及行位址,而启动备用字元线; 一备用块信号产生器,其在备用操作 时,接收熔线匣之输出信号而中止行译码 器之操作;以及 感测放大器控制电路,其接收备用块 信号产生器之输出信号,而把输出信号连 接到具有备用记忆阵列之次记忆胞元阵列 的感测放大器。 5﹒如申请专利项目4所述之半导体记忆装置 ,其中所述之熔线匣系复数个,而且,在 任一个次记忆胞元阵列内可修复之字元线 的数目系决定于熔线匣之数目。 6﹒一半导体记忆装置,其包括: 一记忆胞元阵列,其由复数个次记忆 胞元阵列所组成,后者每一个均有一个感 测放大器; 复数个行译码器,其分属于次记忆胞 元阵列,用来编译各个记忆胞元之行位址; 一备用记忆阵列,其设置于次记忆胞 元阵列中的任一个之中; 复数条备用字元线,其设置于备用记 忆阵列中,用来指示备用记忆阵列之记忆 胞元; 熔线匣,其之设置系独立于次记忆胞 元阵列,当预定之缺陷位址被输入时,切 断熔线来启动修复之操作; 一备用字元线驱动器,其接收熔线匣 之输出信号及行位址信号而启动备用字元 线; 一备用块信号产生器,其在备用操作 时接收熔线匣之输出信号,而中止行译码 器之操作;以及 感测放大器控制电路,其接收备用块 信号产生器之输出信号,而将其输出信号 连接到具有备用记忆阵列之次记忆胞元阵 列的感测放大器。图示简单说明: 图l是习知技术备用电路之一例; 图2是习知技术备用电路之另一例; 图3是习知技术备用电路之另一例; 园4是本发明备用电路结构之方槐图 图5是图4中熔线匣之具体实施例; 图6是图4中备用块信号产生器之具 体实施例; 图7是图4中备用字元线驱动器之具 体实施例; 图8是图4中感测放大器控制电路之 具体实施例; 图9是图4中正常胞元阵列选择电路 之具体实施例; 图10A及10B是有关于本发明之各别 控制信号的时序图; 图llA到llC是显示本发明之效果的 其体例。 |
