| 摘要 |
L'invention concerne un circuit logique pour des circuits asynchrones, avec lequel des signaux présents à l'entrée (in) du circuit logique peuvent être reliés dans un premier bloc logique (NL) ainsi que dans un deuxième bloc logique (PL) inverse du premier et avec lequel, à une sortie de message complet (cmpl), un signal pour transmettre des données valables à une sortie (out) du circuit logique au moyen d'une liaison logique (E) est formé à partir de signaux de sorties des deux blocs logiques. Pour accroître la sécurité de fonctionnement, c'est-à-dire sans interférences, et réduire la dissipation de puissance tout en utilisant des blocs logiques CMOS classiques, la première partie logique est formée de transistors à canal N et la deuxième partie logique de transistors à canal P et les sorties (A1 et A6) des deux parties logiques sont interconnectées entre elles par des transistors (8 et 10). |
