| 摘要 |
L'invention concerne une mémoire en circuit intégré comportant au moins une colonne de cellules de mémoire (MC) montées en parallèle les unes avec les autres et connectées à au moins une ligne de bit (BL1, BL2), chaque cellule de mémoire (MC) étant reliée à une ligne de bit par au moins un transistor d'accès (T1, T2), caractérisée en ce qu'elle contient un transistor de protection (T3) connecté à la ligne de bit, et commandé de manière à être rendu conducteur de façon à limiter, lors des phases de lecture de la mémoire, la chute de tension sur la ligne de bit lorsque cette chute dépasse un seuil dont la valeur est inférieure à une valeur provoquant l'écriture d'une information dans une cellule de mémoire. |
