| 摘要 |
<p>Bei der digitalen Signalverarbeitung wird häufig die Summe einer Kette von Produkten benötigt, wobei deren Bildung möglichst schnell erfolgen soll. Bekannte Signalprozessoren verwenden häufig zwei getrennte Datenbusse, über die die jeweils zu multiplizierenden Werte parallel zugeführt werden, wobei vorausgesetzt wird, daß diese Werte von verschiedenen Quellen, beispielsweise von verschiedenen Speichern stammen, und da ein Produkt von zwei Binärzahlen die doppelte Anzahl von Stellen hat, wird daher auch ein Addierer mit der doppelten Wortbreite verwendet. Um diesen erheblichen Aufwand bei nur geringer Verringerung der Verarbeitungsgeschwindigkeit zu reduzieren, wird erfindungsgemäß vorgeschlagen, einen Addierer mit nur einfacher Wortbreite zu verwenden und die Bits höchster und niedrigster Wertigkeit des Produktes in zwei aufeinanderfolgenden Taktphasen zu verarbeiten, wobei dann gleichzeitig die zu multiplizierenden Werte nacheinander zugeführt werden können.</p> |
