| 主权项 |
1﹒一浮动闸电晶体阵列,其包括:,一半导体基板, 其具有第一导电特性一 非接触式的汲极扩散区域,其具有第二导电特性, 配置于该半导体基板内 且在一第一方向上延伸:一非接触式的源极扩散区 域,其具有第二导电特 性,配置于该半导体基板内且在该第一方向上延伸 并与该汲极扩散区域形 成隔离而在该源极扩散区域及汲极之间构成通道 区域,该源极扩散区域包 括一分布之掺杂剂而形成一渐进通道接面;一绝缘 层,设置于该半导体基 板上所形成之通道区域,源极扩散区域及汲极扩散 区域上;复数个浮动闸 电极,设置于该通道区域上的第一绝缘层上;一第 二绝缘层,设置于该复 数个浮动闸电极上;以及复数个控制闸电极,设置 于该第二绝缘层上比在 一第二方向上延伸,并与该源极扩散区城及绝缘层 在各个浮动闸两极上形 成交会。 2﹒如申请专利范围第1项所述之浮动闸电晶体阵 列,其更进一步包括:一较 厚之绝缘区城,与该第一绝缘层形成接触,且邻接 该汲极扩散区域并在该 第一方向上延伸,用以将该汲极扩散区域与该半导 体基板上的其它结构隔 离。 3﹒如申请专利范围第2项所述之浮动闸电晶体阵 列,其中该厚绝缘区域延伸 入该半导体基板内,到达之深度足以防止该汲极扩 散区域及该半导体基板 内其它结构之间的寄生通道。 4﹒如申请专利范围第1项所述之浮动闸电晶体阵 列,其中该源极扩散区域包 括一掺杂砷的较浅区城,以及一掺杂磷的较深区域 ,构成一摲进通道接面 。 5﹒如申请专利范围第1项所述之浮动闸电晶体阵 列,其阵列中的浮动闸电晶 体具有一电容性的耦合率,且该浮动闸电极在该控 制闸电极之下沿着该通 道区城,该汲极扩散区域,以及该较厚之绝缘区域 之上延伸,使得其耦合 率增大。 6﹒如申请专利范围第1项所述之浮动闸电晶体阵 列,其阵列中的浮动闸电晶 体具有一电容性的耦合率,而该第一绝缘层具有一 第一厚度用为F─N透 纳,且该第二绝缘层具有一第二厚度,因此使得耦 合率介于大约40%至 60%的范围之间。 7﹒如申请专利范围第6项所述之浮动闸电晶体阵 列,其中该第一厚度小于1 20A,且该第二厚度介于该第一厚度的─20%至+20%之 间。 8﹒如申请专利范围第6项所述之浮动闸电晶体阵 列,其中该浮动闸电极具有 一第一主表面与第一绝缘层形成邻接,且在该通道 区域上具有一通道表面 区域,以及一第二主表面与第二绝缘层形成邻接, 且在该控制闸电极下方 具有一面积大致与该通道表面区域相等的控制表 面区域。 9﹒如申请专利范围第1项所述之浮动闸电晶体阵 列,其更进一步包括:一位 元线导体一组态择电晶体其具有一第一通道终端 连接至该汲极扩散区域, 一第二通道终端连接至该位元线导体,以及一闸电 极连接至一组态选择信 号;一装置,耦合至该源极扩散区域,用以供应一电 位至该源极扩散区域 ;以及列选择装置,耦合至该位元线导体,用以选择 该位元线导体。 10﹒一浮动闸电晶体阵列,其包括:一半导体基板, 其具有第一导电特性一 第一汲极扩散区域,设置于该半导体基板内且在一 第一方向上延伸;一 源极扩散区域,设置于该半导体基板内且在该第一 方向上延伸,并与该 第一汲极扩散区域形成隔离而在该源极扩散区城 与该第一汲极扩散区域 之间构成一第一通道区域:一第二汲极扩散区域, 设置于该半导体基板 内且在该第一方向上延伸,并与该源极扩散区域形 成隔离而在该源极扩 散区域及该第二汲极扩散区域之间构成一第二通 道区域;一第一绝缘层 配置于该半导体基板上之该第一及第二通道区域, 该源极扩散区域,以 及该第一及第二汲极扩散区域的上方;复数个第一 浮动闸电极设置于该 第一通道区域上之第一绝缘层的上方;复数个第二 俘动闸电极设置于该 第二通道区域上之第一绝缘层的上方;一第二绝缘 层设置于该复数个第 一及第二浮动闸电极上方;复数个控制闸电极配置 于该第二绝缘层之上 且在一第二方向上延伸,各个控制闸电极在该复数 个第一浮动闸电极中 其中之一上方以及该复数个第二浮动闸电极中其 中之一上方与源极扩散 区域,第一汲极扩散区城及第二汲极扩散区域形成 交会,因此而构成复 数对共同使用一源极扩散区域的浮动闸电晶体。 11﹒如申请专利范围第10项所述之浮动闸电晶晶体 阵列,其更进一步包含 :一第一位元线导体以及一第二位元线导体;一第 一组态选择电晶体具 有一第一通道终端连接至该第一汲极扩散区域,一 第二通道终端连接至 该第一位元线导体,以及闸电极连接至一组态选择 信号;一第二组态选 择电晶体具有一第一通道终端连接至该第二汲极 扩散区域,一第二通道 终端连接至该第二位元线导体,以及闸电极连接至 一组态选择信号;一 装置,耦合至该源极扩散区域,用以供应一电位至 该源极扩散区域;以 及列选择装置,耦合至该第一及第二位元线导体, 用以选择该第一及第 二位元线导体。 12﹒如申请专利范围第10项所述上浮动闸电晶体阵 列,其中该第一及第二 汲极扩散区域为非接触式的。 13﹒如申请专利范围第11项所述上浮动闸电晶体阵 列,其中该第一及第二 位元线导体系在该第一方向上延伸且与该复数个 控制闸导体形成绝缘。 14﹒如申请专利范围第13项所述上浮动闸电晶体阵 列,其中该第一及第二 位元线导体位置于该第一与第二厚绝缘区域之间 的分隔区域。 15﹒如申请专利范围第10项所述上浮动闸电晶体阵 列,其中该源极扩散区 域具有分布之掺杂剂,形成一渐进通道接面。 16﹒如申请专利范围第15项所述上浮动闸电晶体阵 列,其中该源极扩散区 城包括一掺杂砷的较浅区域,以及一掺杂磷的较深 区域,构成一渐进通 道接面。 17﹒如申请专利范围第10项所述上浮动闸电晶体阵 列,其阵列中的浮动闸 电晶体具有一电容性的耦合率,且该浮动闸电极在 该控制闸电极之下沿 着该通道区域,该汲极扩散区城,以及该较厚之绝 缘区域之上延伸,使 得其耦合率增大。 18﹒如申请专利范围第10项所述上浮动闸电晶体阵 列,其阵列中的浮动闸 电晶体具有一电容性的耦合率,而该第一绝缘层具 有一第一厚度用为F ─N透纳,且该第二绝缘层具有一第二厚度,因此使 得耦合率介于大约 40%至60%的范围之间。 19﹒如申请专利范围第18项所述上浮动闸电晶体阵 列,其中该第一厚度小 于120A,且该第二厚度介于该第一厚度的─20%至+20% 之间 。 20﹒如申请专利范围第18项所述上浮动闸电晶体阵 列,其中该浮动闸电极 具有一第一主表面与第一绝缘层形成邻接,且在该 通道区域上具有一通 道表面区域,以及一第二主表面与第二绝缘层形成 邻接,且在该控制闸 电极下方具有一面积大致与该通道表面区城相等 的控制表面区域。 21﹒一浮动闸电晶体阵列,其包含:一半导体基板, 其具有第一导电特性一 第一较厚之绝缘区域配置于该半导体基板内;一第 二较厚之绝缘区域配 置于该半导体基板内,且与该第一绝缘区域隔开而 在该半导体基板形成 一分隔区域;一第一通道终端扩散区域,位置于该 分隔区域内且在一第 一方向上延伸;一第二通道终端扩散区域,位置于 该分隔区域内且在该 第一方向上延伸,并与该架一通道终端扩散区域隔 开而在该第二及第一 通道终端扩散区域之间形成一第一通道区域;一第 三通道终端扩散区域 ,位置于该分隔区域内且在该第一方向上延伸,并 与该第二通道终端扩 散区域隔开而在该第二及第三通道终端扩散区城 之间形成一第二地道区 城;一第一绝缘层,设置于该半导体基板上的第一 及第二通道区域以及 第一、第二及第三通道终端扩散区域之上方;复数 个第一浮动闸电极, 设置于第一通道区域上的第一绝缘层上方;复数个 第二浮动闸电极,设 置于第二通道区域上的第一绝缘层上方:一第二绝 缘层,设置于该复数 个第一及第二浮动闸电极的上方;复数个控制闸电 极,设置于第二绝缘 层的上方并在一第二方向上延伸,各个控制闸电极 在该复数个第一浮动 闸电极中之其中之一个浮动闸电极上方以及该复 数个第二浮动闸雷极中 其中之一个浮动闸电极上方与该第一及第二厚绝 缘区域以及该第一,第 二,及第三通道终端形成交会,因此而在该分隔区 城内形成复数对浮动 闸电晶体,每对浮动闸电晶体具有一共同使用之第 二通道终端扩散区域 。 22﹒如申请专利范围第21项所述上浮动闸电晶体阵 列,其更进一步包括: 一第一位元线导体以及一第二位元线导体;一第一 组态选择电晶体具有 一第一通道终端连接至该第一汲极扩散区域,一第 二通邈终端连接至该 第一位元线导体,以及闸电极连接至一组态选择信 号;一第二组态选择 电晶体具有一第一通道终端连接至该第二汲极扩 散区域,一第二通道终 端连接至该第二位元线导体,以及闸电极连接至一 组态选择信号:一装 置,耦合至该源极扩散区域,用以供应电位至该源 极扩散区域;以及列 选择装置,耦合至该第一及第二位元线导体,用以 选择该第一及第二位 元线导体。 23﹒如申请专利范围第22项所述上浮动闸电晶体阵 列,其中该第一及第二 位元线导体系在该第一方向上延伸且与该复数个 控制闸导体形成绝缘。 24﹒如申请专利范围第23项所述上浮动闸电晶体阵 列,其中该第一及第二 位元线导体位置于该第一与第二厚绝缘区域之间 的分隔区城。 24﹒如申请专利范围第21项所述上浮动闸电晶体阵 列,其中该第一及第二 汲极扩散区城为非接触式的。 26﹒如申请专利范围第21项所述上浮动闸电晶体阵 列,其中该源极扩散区 域具有分布之掺杂剂,形成一渐进通道接面。 27﹒如申请专利范围第26项所述上浮动闸电晶体阵 列,其中该源极扩散区 域包括一掺杂砷的较浅区城,以及一掺杂磷的较深 区域,构成一渐进通 道接面。 28﹒如申请专利范围第21项所述上浮动闸电品体阵 列,其阵列中的浮动闸 电晶体具有一电容性的耦合率,且该浮动闸电极在 该控制闸电极之下沿 着该通道区域,该汲极扩散区城,以及该较厚之绝 缘区域之上延伸,便 得其耦合率增大。 29﹒如申请专利范围第21项所述上浮动闸电晶体阵 列,其阵列中的浮动闸 电晶体具有一电容性的耦合率,而该第一绝缘层具 有一第一厚度用为F ─N透纳,且该第二绝缘层具有一第二厚度,因此使 得耦合率介于大约 40%至60%的范围之间。 30﹒如申请专利范围第29项所述上浮动闸电晶体阵 列,其中该第一厚度小 于120A,且该第二厚度介于该第一厚度的─20%至20% 上间。 31﹒如申请专利范围第29项所述上浮动闸电晶体阵 列,其中该浮动闸电极 具有一第一主表面与第一绝缘层形成邻接,且在该 通道区域上具和一通 道表面区域,以及一第二主面与第二绝缘层形成邻 接,且在该控制闸电 极下方具有一面积大致与该通道表面区城相等的 控制表面区城。 32﹒一浮动闸电晶体阵列,其包含:一半导体基板; 复数个间隔分离且较厚 之绝缘层,配置于该半导体基板上形成复数个分隔 区域复数个第一汲极 扩散区域设置于名个分隔区域上且在一第一方向 上延伸;复数个源极扩 散区域设置于各个分隔区城上且在该第一方向上 延伸,且各个源极扩散 区域与该第一汲极扩散区域形成隔离而在各个分 隔区域上的源极扩散区 域及第一汲极扩散区域之间构成一第一通道区域; 复数个第二汲极扩散 区域设置于各个分隔区域之上且在第一方向上延 伸,并与该源极扩散区 域形成隔离而在各个分隔区域上的源极扩散区域 及第二汲极扩散区域之 间构成一第二通道区域;一绝缘层设置于该半导体 基板上之各个分隔区 域上之第一及第二通道区域,源极扩散区域,以及 第一及第二汲极扩散 区域之上;复数个第一浮动闸电极设置于该复数个 分隔区域内之第一通 道区域上的第一绝缘层之上;复数个第二浮动闸电 极设置于该复数个分 隔区域内之第二通道区域上的第一绝缘层之上;一 第二绝缘层设置于该 第一及第动闸电极之上;以及复数个字组线导体设 置于该第二子阵列之 上且在第二方向上延伸,各个字组线导体与该复数 个厚绝缘层,该源极 扩散区域,以及该第一及第二汲极扩散区域在该复 数个第一浮动闸电极 其中之一及该复数个第二浮动闸电极其中之一形 成交会,因此在各个分 隔区域上构成复数对具有共同源极扩散区城的浮 动闸电晶体。 33﹒如申请专利范围第32项所述上浮动闸电晶体阵 列,其更进一步包括: 复数对第一位元线导体及一对第二位元线导体与 各个分隔区域相连接; 复数个第一组态选择电晶体,各个组态选择电晶体 具有一第一通道终端 连接至各个分隔区城内的第一汲极扩散区域,一第 二通道终端连接至对 应于各个分隔区域的该对第一位元线导体,以及一 闸电极连接至,一组 态选择信号;复数个第二组态选择电晶体,各个组 态选择电晶体具有一 第一通道终端连接至各个分隔区域内的第二汲极 扩散区域,一第二通道 终端连接至对应于各个分隔区域的该对第二位元 线导体,以及一闸电极 连接至该组态选择信号;一装置,耦合至该复数个 源极扩散区域,用以 供应一电位至该复数个源极扩散区域:以及列选择 装置,耦合至该复数 对第一及第二位元线导体,用以选择该位元线导体 。 34﹒如申请专利范围第33项所述上浮动闸电晶体阵 列,其中该复数对第一 及第二位元线导体系在该第一方向上延伸且与该 复数个字组线导体形成 绝缘。 35﹒如申请专利范围第34项所述上浮动闸电晶体阵 列,其中该复数对第一 及第二位元线导体位置于该厚绝缘区域之间的各 个绝缘区域之上。 36﹒如申请专利范围第33项所述上浮动闸电晶体阵 列,其更进一步包括: 一装置,耦合至该复数个位元线导体,字组线导体, 以及电位供应装置 ,用以控制该位元线导体,字组线导体,以及源极扩 散区域上的电压, 并用以提供组态选择信号,藉此信号选择为资料写 入,资料抹除,或资 料读出的操作模式。 37﹒如申请专利范围第32项所述上浮动闸电晶体阵 列,其更进一包括:一 源极电位导体;其中该源极电位供应装置包含一源 极组态选择电晶体, 该源极组态选择电晶体具有一第一通道终端连接 该复数个源极扩散区域 ,一第一通道终端连接至该源极电位导体,以及一 闸电极用以接收组态 选择信号。 38﹒如申请专利范围第37项所述上浮动闸电晶体阵 列,其中该源极电位导 体大致与该复数个位元线导体成平行。 39﹒如申请专利范围第32项所述上浮动闸电晶体阵 列,其中该复数对第一 及第二汲极扩散区域为非接触式的。 40﹒如申请专利范围第32项所述上浮动闸电晶体阵 列,其中该复数个源极 扩散区域布値有惨杂剂,形成一渐进通道接面。 41﹒如申请专利范围第40项所述上浮动闸电晶体阵 列,其中掺杂剂在该复 数个源极扩散区域内的布値包括一掺杂砷及磷的 较薄的区域,以及一掺 杂磷的较厚的区域,因此而形成一渐进通道接面。 42﹒如申请专利范围第32项所述上浮动闸电晶体阵 列,其中列中的浮动闸 电晶体具有一电容性的耦合率,且该浮动闸电极在 该控制闸电极之下沿 着该通道区域,该汲极扩散区域,以及该较厚之绝 缘区域之上延伸,使 得其耦合率增大。 43﹒如申请专利范围第38项所述上浮动闸电晶体阵 列,其阵列中的浮动闸 电晶体具有一电容性的耦合率,而该第一绝缘层具 有一第一厚度用为F ─N透纳,且该第二绝缘层具有一第二厚度,因此使 得耦合率介于大约 40%至60%的范围之间。 44﹒如申请专利范围第43项所述上浮动闸电晶体阵 列,其中该第一厚度小 于120A,且该第二厚度介于该第一厚度的一20%至+20% 之间 。 45﹒如申请专利范围第43项所述上浮动闸电晶体阵 列,其中该浮动闸电极 具有一第一主表面与第一绝缘层形成邻接,且在该 通道区域上具有一通 道表面区域,以及一第二主表面与第二绝缘层形成 邻接,且在该控制闸 电极下方具有一面积大致与该通道表面区域相等 的控制表面区域。 46﹒一记忆体电路,其包括:K组具有N列与M行的记忆 单元子阵列,各个 记忆单元具有一第一端,第二端,以及控制端;复数 条字组线连接至各 行中的记忆单元中的控制端;N条整体位元线,每条 对应于各列中的记 忆单元;复数条区域位元线,每条在各别之子阵列 内连接至各列中之M 个记忆单元;一装置,其可在接收到第一子阵列选 择信号后将一子阵列 中的记忆单元的区域位元线选择性地连接至各条 对应的整体位元线;复 数条区域虚拟接地线,各条虚拟接地线在每一子阵 列中连接至其邻接列 中的M个记忆单元以及另一邻接列中的M个记忆单 元的第二端;一装置 ,用以将一子阵列中的记忆单元的虚拟接地线连接 至一虚拟接地端;以 列选择装置,耦合至整体位元线,用以选择欲存取 资料的N列记忆单元 。 47﹒如申请专利范围第46项所述之记忆体电路,其 更进一步包括:复数个 虚拟接地端;虚拟接地选择装置,耦合至该复数个 虚拟接地端,用以选 择与子阵列连接在一起之虚拟接地端。 48﹒如申请专利范围第46项所述之记忆体电路,其 中该连接装置包括一子 阵列选择电晶体,该子阵列选择电晶组具有一第一 端连接至至少一条区 域虚拟接地线,一第二端连接至该虚拟接地端,以 及一控制端连接至一 第二十阵列选择信号。 49﹒如申请专利范围第46项所述之记忆体电路,其 更进一步包括:一装置 ,用以控制虚拟接地端,整体位元线,子阵列选择信 号,以及字组线, 藉以切换记忆单元为资料写入,资料读出,或资料 抹除等操作模式。 50﹒如申请专利范围第49项所述之记忆体电路,其 中之管料抹除燥作模式 包括一源极抹除周期。 51﹒如申请专利范围第49项所述之记忆体电路,其 中之资料抹除操作模式 包括一通道抹除周期。 52﹒如申请专利范围第49项所述之记忆体电路,其 中之资料抹除周期为一 UV抹除周期53﹒如申请专利范围第46项所述之记忆 体电路,其中 该记忆单元包含FLASHEPROM记忆单元。 54﹒如申请专利范围第46项所述之记忆体电路,其 中该记忆单元包含浮动 闸电晶体。 55﹒如申请专利范围第46项所述之记忆体电路,其 中该品域位元线及区域 虚拟接地线包含扩散区域。 56﹒如申请专利范围第54项所述之记忆体电路,其 更进一步包括:复数个 备用记忆单元;复数个解码器用以输出字组线上的 信号,列选择信号, 以及子阵列选择信号;以及可程式装置,与该解码 器藕合,用以将子阵 列内之损坏的记忆单元利用备用记忆单元来替代 。 57﹒一用以在一半导体基板上制造一非接触式的 浮动闸记忆体装置阵列的制 造方法,其包含以下步骤:(a)在一第一方向上构成 复数个汲极扩散 区域;(b)掺杂该汲极扩散区域;(c)在该半导体基板 上至少在邻 近该汲极扩散区域的区城构成一第一绝缘层;(d)在 该第一绝缘层上 至少在邻近该汲极扩散区域的区域的区域构成一 浮动闸电极;(e)在 该浮动闸电极上构成一控制闸电极;(f)将该半导体 基板内的延长源 极扩散区域经由该浮动闸电极暴露在外,并将其与 该浮动闸电极对准; (g)掺杂该源极扩散区域;(h)在该源极扩散区域及任 何暴露之浮 动闸电极上构成一绝缘层;(I)在该控制闸电极及浮 动闸电极上形成 复数列的连线。 58﹒如申请专利范围第57项所述之方法,其中之步 骤(f)包括将浮动闸 电极蚀刻以形成延长之浮动闸区域,该浮动闸区域 见有一第一侧及一第 二侧,该第一侧形成一源极扩散区域的一边缘,而 该第二侧与该第一侧 间隔一段距离而形成该浮动闸的宽度,以致使该浮 动闸区域叠置于邻接 之汲极扩散区域至少一部分上方。 59﹒如申请专利范围第58项所述之方法,其中该浮 动闸区城的第二侧缘的 形成系使该浮动闸区域且置于邻接之吸极扩散区 域上方。 60﹒如申请专利范围第57项所述之方法,其中该第 一绝缘层包含矽氧化物 。 61﹒如申请专利范围第60项所述之方法,其中该控 制闸电极的绝缘层包含 ONO。 62﹒如申请专利范围第57项所述之方法,其中该第 一绝缘层包含矽气化物 ,且其在该浮动闸下方的厚度为少于120A。 63﹒如申请专利范围第57项所述之方法,其中之第 一绝缘层包括矽氧化物 ,在该浮动闸电极下方具有一层厚度,且该控制闸 电极的绝缘层包含O NO其厚度大致大于该透纳绝缘层的厚度。 64﹒如申请专利范围第57项所述之方法,其中之步 骤(g)包括分布掺杂 剂以构成一渐进接面。 65﹒一用以在一半导体基板上制造一浮动闸记忆 装置阵列的方法,其包含以 下步骤:(a)在该半导绝基板上之一第一方向上形成 复数个间隔分离 之绝缘区域,藉以构成复数条在该第一方向上延伸 的分隔区域:(b) 至于在各个分隔区域内构成一在该期一方向上延 伸的以极扩散区域;( c)掺杂该汲极扩散区域;(d)在该半导体基板上至少 在邻接该汲极 扩散区域的区域内建立一第一绝缘层(f)在该浮动 闸电极上建立一控 制闸电极的绝缘层;(g)将该半导体基板内与该浮动 闸电极对准的延 长汲极扩散区域暴露在外;(h)掺杂该汲极扩散区域 ;(i)在该源 极扩散区域及任何暴露部分的浮动闸电极建立一 绝缘层;(i)在该控 制闸电极的绝缘层以及浮动闸电极上形成复数行 的导线。 66﹒如申请专利范围第65项所述之制造方法,其中 之步骤(b)包含将个 别的汲极扩散区域的一侧缘相对于绝缘区域对准 。 67﹒如申请专利范围第65项所述之制造方法,其中 之步骤(b)包含在个 别的绝缘区域内构成二个汲极扩散区域及二个浮 动闸电极。 68﹒如申请专利范围第67项所述之制造方法,其中 之步骤(b)包含将个 别之绝缘区域内的一第一汲极扩散区域的一侧缘 与一第一绝缘区域对准 ,以及将该个别之绝缘区域内的一第二汲极扩散区 域的寺面之侧缘与一 第二绝缘区域对准。 69﹒如申请专利范围第65项所述之制造方法,其中 之步骤(g)包括将浮 动闸电极蚀刻以形成延长之浮动闸区域,该浮动闸 区域见有一第一侧及 一第二侧,该第一侧形成一源极扩散区域的一边缘 ,而该第二侧与该第 一侧间隔一段距离而形成该浮动闸的宽度,以致使 该浮动闸区域叠置于 邻接之汲极扩散区域至少一部分上方。 70﹒如申请专利范围第69项所述之制造方法,其中 该浮动闸区域的第二侧 缘系在绝缘区域上形成使该浮动闸区域叠置于邻 接之吸极扩散区域上方 。 71﹒如申请专利范围第67项所述之制造方法,其中 之步骤(g)包括将该 浮动闸电极蚀刻以在个别之绝缘区域内构成二个 延长之浮动闸区域,每 个延长之浮动闸区域均具有一第一侧缘与一第二 侧缘,该第一侧缘构成 一源极扩散区域的相对两边侧缘,而该第二侧缘与 该第一侧缘隔开而构 成该浮动闸区域的宽度,藉此使该浮动闸区域至少 叠置在邻接汲极扩散 区域之一部分的上方。 72﹒如申请专利范围第71项所述之制造方法,其中 该浮动闸区域的第二侧 缘系在绝缘区域上方构成,使得该浮动闸区域叠置 于邻接之汲极扩散区 域的上方。 73﹒如申请专利范围第65项所述之方法,其中该一 绝缘层包含矽氧化物。 74﹒如申请专利范围第65项所述之方法,其中该控 制闸电极的绝缘层包含 ONO。 75﹒如申请专利范围第65项所述之方法,其中该第 一绝缘层包含矽氧化物 ,且其在该浮动闸下方的厚度为少于120A。 76﹒如申请专利范围第65项所述之方法,其中之第 一绝丝层包括矽氧化物 ,在该浮动闸电极下方具有一层厚度,且该控制闸 电极的绝缘层包含O NO,其厚度大致大于该透纳绝缘层的厚度。 77﹒如申请专利范围第65项所述之制造方法,其中 之步骤(g)包括分布 掺杂剂以构成一渐进接面。 78﹒一用以在一半导体基板上制造非接触式的浮 动闸记忆体装置阵列之方法 ,其包含(a)在该半导体基板上至少一延长的通道区 域内建立一第一 绝缘层;(b)在该第一绝缘层上至少在该延长的通道 区域内建立一浮 动闸电极;(c)在该浮动闸电极上建立一控制闸电极 绝缘层;(d) 将与该浮动闸电极对准的延长源极扩散区域及汲 极扩散区域暴露于外; (e)将该源极扩散区域掺杂一第一掺杂剂;(f)将该源 极扩散区域 掺杂一第二掺杂剂;(g)在该源极扩散区域及绝缘层 上以及任何暴露 的浮动闸极部分上成长一绝缘层;(h)在该控制闸电 极的绝缘层以及 浮动闸电极上形成复数行的导体。 79﹒如申请专利范围第78项所述之方法,其中之步 骤(e)及(f)包含 首先在该源极扩散区域及绝缘层内布植一第一掺 杂剂,接着再在该源极 扩散区域上掺杂一第二掺杂剂。 80﹒如申请专利范围第78项所述之方法,其中该第 一绝缘包含矽氧化物。 81﹒如申请专利范围第78项所述之方法,其中该控 制闸电极的绝缘层包含 ONO。 82﹒如申请专利范围第78项所述之方法,其中该第 一绝缘层包含矽氮化物 ,且其在该浮动闸下方的厚度为少于120A。 83﹒如申请专利范围第78项所述之方法,其中该控 制闸电极的绝缘层包含 ─ONO层,该ONO层介于该浮动闸电极与该复数行导线 之间,且其 厚度大约为12020%A。 84﹒如申请专利范围第78项所述之方法,其中之步 骤(e)及(f)包括 在该源极扩散区域内分布一第一掺杂剂以形成一 渐进接面,以及在该汲 极扩散区域内分布一第二掺杂剂以形成一较为陡 的接面。 85﹒一用以在半导体基板上制造一俘动闸记忆体 装置阵列的方法,其包含以 下步骤:(a)在该半导组基板上一第一方向上形成延 伸且间隔之复数 个绝缘区域而构成复数个分隔区域;(b)在该半导体 基板内之分隔区 域内至少一延伸之通道区域上沈积一第一绝缘层; (c)在该延伸之通 道区域的第一绝缘层上沈积一浮动闸电极;(d)在该 浮动闸电极上沈 积一控制闸电极之绝缘层;(e)将与该浮动闸电极对 准之源极扩散区 域及汲极扩散区域暴露在外;(f)掺杂该源极扩散区 域及汲极扩散区 域;(g)在该源极扩散区域及汲极扩散区域上以及任 何浮动闸电极上 的暴露部分上成长一绝缘层(h)在该控制闸电极之 绝缘层以及浮动闸 电极上形成复数行的导线。 86﹒如申请专利范围第85项所述之方法,其中之步 骤(e)包括将个别的 汲极扩散区域的一第一侧边与绝缘区域对准,以及 将其一第二侧边与该 浮动闸电极对准。 87﹒如申请专利范围第85项所述之方法,其更进一 包括在个别的绝缘区域 内构成二个汲极扩散品域及二个浮动闸电极。 88﹒如申请专利范围第87项所述之方法,其更进一 步包括将个别之绝缘区 域内的一第一汲极扩散区域的一侧缘与一第一绝 缘区域对准,以及将该 个别之绝缘区域内的一第二汲极扩散区域的寺面 之侧缘与一第二绝缘区 域对准。 89﹒如申请专利范围第85项所述之方法,其中该第 一绝缘层包含矽氧化物 。 90﹒如申请专利范围第85项所述之制造方法,其中 该控制闸电极的绝缘层 包含ONO。 91﹒如申请专利范围第85项所述之制造方法,其中 该第一绝缘层包含矽氧 化物,且其在该浮动闸下方的厚度为少于120A。 92﹒如申请专利范围第81项所述之制造方法,共中 该控制闸电极的绝缘层 包含一ONO层,该ONO层介于该浮动闸电极与该复数导 线之间,且 其厚度大约为12020%93﹒如申请专利范围第85项所 述之制 造方法,其中之步骤(e)及(f)包括在该源极扩散区域 内分布一第 一掺杂剂以形成一渐进接面,以及在该汲极扩散区 域内分布一第二掺杂 剂以形成一较为陡的接面。图示简单说明 第1图系根据本发明之FLASH EPROM 的电路图; 第2图显示根据本发明之FLASH EPROM 记忆单元所形成之一部份阵列的布 第3图为根据本发明之FLASH EPROM 积体电路的概略方块图; 第4A至4H图为一侧面剖视图,显示一 根据本发明之第一实施例的设计的FLASH EPROM 记忆单元; 第5A至5G图为一侧面剖视图,显示一 根据本发明之第二实施例所设计的FLASH EPROM 记忆单元; 第6图为第4A 至4H图中所显示的 ,SH EPROM记忆单元阵列的上视图。 |
