| 摘要 |
L'invention concerne un procédé pour tester les résistances terminales dans les circuits d'acheminement des signaux entre l'émetteur et le récepteur de réseaux ECL. L'absence de ces résistances terminales en raison d'erreurs effectuées pendant la fabrication entraîne une détérioration du comportement dynamique du circuit. Ce type d'erreur est difficile et coûteux à détecter et à diagnostiquer sur le plan de la technique de contrôle. L'invention prévoit désormais un procédé qui permet un contrôle simple, en utilisant les cellules de balayage périphérique qui se trouvent dans les modules. On met au zéro logique tous les circuits d'acheminement des signaux (S) des réseaux à contrôler et on élève les tensions terminales sur les résistances terminales (RL) jusqu'à ce qu'un état logique 1 apparaisse dans les cellules d'entrée de balayage périphérique (SRE) lors de l'utilisation du mode de test externe du procédé de contrôle par balayage périphérique, pour des résistances terminales (RL) présentes et intactes, et les tensions des résistances terminales (R) des lignes de balayage périphérique ne sont pas fonction des tensions terminales (VEE1) des réseaux à tester. Cela permet d'éviter d'avoir recours à des dispositifs de contrôle coûteux et de détecter de manière simple l'absence ou l'état défectueux de résistances terminales. |
