| 主权项 |
1﹒一种半导组积体电路装置,具有半导体记忆格 阵列,该格阵列包含字线和 资料线以及多数个记忆格,记忆格各设在其中一条 该字线与其中一条该资 料线的交点,具有串联的格选择电晶体和资讯储存 电容器:装置包括具有 形成多数个槽之主表面的半导体基底,每一该槽具 有壁;一格中的格选择 电晶体包含第一和第二掺杂区,形成于该半导体基 底的该主表面,该第一 掺杂互连接一条资料线,第一绝缘膜﹒形成于该半 导体基底的该主表面上 ,介于该第一与第二掺杂区之间,以及控制电极层, 形成于该第一绝缘膜 上,介于该第一与第二掺杂区之间,连接该第一条 字线;该装置的特征在 于:串联电晶体而构成该一格的资讯储存电容器包 含第二绝缘膜,形成于 其中一个该槽的内壁,该电晶体的该第二掺杂区终 止于该一槽的该壁﹒电 极层,形成于该第二绝缘膜上,做为该电容器的第 一电极,介电膜,形成 于该电极层上,以及导电材料,填入该一槽中之该 介电膜所界定的空间, 做为该电容器的第二电极;以及其中装置另包括导 电层,延伸在该第二掺 杂区上以及该一格中的该导电材料将其电连接以 串联。 2﹒如申请专利范围第1项之半导体积体电路装置, 另包括形成于该导电层上 的第三绝缘膜和形成于该第三绝缘膜上的第一中 间层膜,以提供大致平坦 的表面,该资料线延伸于该第一中间层膜的该平坦 表面上。 3﹒如申请专利范围第1项之半导体积体电路装置, 其中该字线形成延伸于第 一方向的字线导体,该资料线形成延伸于与该第一 方向大致垂直之第二方 向的资料线导体,其中装置另包括共同电位导体的 图型;分路导体,并联 共同电位导组的该图型以提高后者的导电;以及多 数个横向导电层,延伸 于不与该第一和第二方向平行的第三方向,横跨字 线导体和资料线导体, 每一该横向导电层将不同多数个该电容器的电极 层互连,且连接该共同电 位导体。 4﹒如申请专利范围第1项之半导体积体电路装置, 其中终止在该一槽之该壁 的该一记忆格中之格选择电晶体的该第二掺杂区, 其终止端电接触在该一 记忆格中之该一槽之该壁的该导电材料。 5﹒如申请专利范围第1项之半导组积体电路装置, 另包括掺杂层,从该基底 的该主表面来看,形成在该基底中心该第一和第二 掺杂区更深的位准,接 触该槽中的该第二绝缘膜。 6﹒一种半导体积体电路装置,包含多数个记忆格, 各具有串联的资讯储存电 容器和记忆格选择MISFET,包括:(a)第一导电型的半 导体基底 ,在主表面具有多数个槽;(b)第一绝缘膜,形成于每 一该槽的底部和 侧壁;(C)第一电极﹒形成该该第一绝缘膜上,具有 施加的预定固定电 位;(d)第二绝缘膜,形成于该第一电极上;(e)第二电 极,形成于 该第二绝缘膜上;(f)第三电极,经由第三绝缘膜而 形成于该半导体基 底的主表面上;以及(g)第二导电型的第一和第二半 导体区,在该第三 电极的对立端形成于该半导体基底的主表面,让第 二半导体区电连接该第 二电极。 7﹒如申请专利范围第6项之半导体积体电路装置, 其中该第一绝缘膜的厚度 使得反转层藉由施于该第一电极的固定电位而不 形成于该半导体基底的表 面上。 8﹒如申请专利范围第7项之半导体积体电路装置, 其中该第三电极延伸于第 一方向构成字线,且其中该第一半导体区连接构成 资料线并延伸于垂直于 该第一方向之第二方向的第一导线。 9﹒如申请专利范围第8项之半导体积体电路装置, 其中该第一导线经由第四 电极连接该第一半导体区。 10﹒如申请专利范围第9项之半导体积体电路装置, 其中该第一导线由钨制 成,其中该第四电极由多晶矽制成。 11﹒如申请专利范围第8项之半导体积体电路装置, 其中该第一电极连接延 伸于该第一方向且位于该第一导线上的第二导线 。 12﹒如申请专利范围第第11项之半导体积体电路装 置,其中该第二导线主 要由铝制成。 13﹒如申请专利范围第8项之半导体积体电路装置, 其中该第一绝缘膜的厚 度约为该第三绝缘膜约三倍或以上大。 14﹒如申请专利范围第8项之半导体积体电路装置, 其中该半导体基底中形 成第三半导体区位于该第一和第二半导体区之下 ﹒且其中该第三半导体 区的导电型与该半导体基底相同,其杂质浓度高于 该半导体基底,并在 该槽的侧壁接触该第一绝缘膜。 15﹒如申请专利范围第8项之半导体积体电路装置, 其中该第一绝缘膜从该 槽的侧壁延伸到该半导体基底的主表面。 16﹒如申请专利范围第15项之半导体积体电路装置 ,其中该第二半导体区 在该半导体基底的主表面接触该第一绝缘膜。 17﹒如申请专利范围第6项之半导体积体电路装置, 另包括第五电极,在该 半导体基底的主表面电连接该第二电极与该第二 半导体区。 18﹒如申请专利范围第17项之半导体积体电路装置 ,其中该第五电极由多 晶矽制成。 19﹒如申请专利范围第8项之半导体积体电路装置, 另包括延伸于与该第一 和第二方向垂直之第三方向的带形第六电极,电连 接在该第二方向相邻 之资讯储存电容器的第一电极。 20﹒如申请专利范围第19项之半导体积体电路装置 ,其中该多数个记忆格 构成记忆块,且其中每一该第六电极在相关记忆块 端部之该第六电极的 位准电连接在共同层的另一第六电极。 21﹒如申请专利范围第20项之半导体积体电路装置 ,其中该第六电极在相 关记忆块端部连接电阻低于该第六电极的层。 22﹒如申请专利范围第6项之半导体积体电路装置, 其中该槽的侧面大致垂 直该主表面。 23﹒一种半导体积体电路装置的制程,该装置包含 多数个记忆格,各有串联 的记忆格选择MISFET和资讯储存电容器,包括以下步 骤:(a) 在半导体基底的表面形成多数个(b)在每一该格的 底部和侧壁形成第 一绝缘膜;(c)在该第一绝缘膜上形成第一电极(d)在 该第一电极 的表面上形成该电容器之介电膜的第二绝缘膜;(e) 在该第二绝缘膜 上形成第二电极以填入该槽;(f)在该第二电极上形 成第三绝缘膜以 站出一部分的该第二电极;(R)在该半导体基底的表 面上形成该记忆 格选择MISFET之间极绝缘膜的第四绝缘膜,在该第四 和第三绝缘 膜上形成第三电极;(h)在该半导体基底的表面形成 第一和第二半导 体区,自动对正该第三电极;(i)在该第三电极的侧 壁上形成第五绝 缘膜;以及(j)在该半导体基底的表面上形成第四电 极,连接自动对 正该第三电极的该第二半导体区和该第二电极。 图示简单说明 图1是显示依据本发明之实施例1之 DRAM之记忆格主要部分的顶部平面图。 图2是显示一部分上述记忆格的截面 图3至13是显示在上述记忆格之各制 造阶段之一部分的截面。 图14是显示上述DRAM 之记忆块的周边 区中之屏极之形状之主要部分的顶部平面 图。 图15至23是显示在依据本发明之实施 例2之DRAM 之各制造阶段之一部分的截面 图24是显示经由图15至23之步骤所制 造之上述DRAM之记忆格主要部分的截面。 |
