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<P>Dispositif de mémoire à semi-conducteur avec un circuit de détection de transition d'adresse comprenant un détecteur de signal d'entrée (100B) recevant un signal entré de l'extérieur (APi, APiB) qui est mis en mémoire tampon pour détecter un signal souhaité, un moyen de commande (100C) pour produire un signal pour commander un amplificateur de détection en réponse au signal de sortie dudit détecteur de signal d'entrée (100B),; et un générateur de signal d'égalisation (100D) recevant les signaux de sortie (SPG, SACS) du détecteur de signal d'entrée (100B) et du moyen de commande (100C), pour produire un signal d'égalisation (PHIpzd) pour égaliser une paire de lignes de bits et/ou de lignes d'entrée/sortie de données, ce par quoi ladite paire de lignes de bits et/ou paire de lignes d'entrée/sortie de données sont toujours égalisées pendant que ledit amplificateur de détection n'est pas mis en œuvre.</P>
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