| 主权项 |
1﹒一种半导体记忆装置,具备有:字线;选择装置, 用来产生选择信号藉以 选择上述之字线;驱动装置,依照上述上选择信号 来驱动上述之字线,上 述之驱动装置包含有:转换电晶体,具有用以接受 电源电压之闸极,耗以 依照上述之选择信号传达电压,和驱动器电晶体, 具有闸极用以接受经由 上述之转换电晶体所传达之电压,用来将上述之字 线充电到指定之电压; 更具备有升压装置,在活动期间时,用来将施加在 上述转换电晶体之闸极 之电压升压成为低于转换电晶体上临界値电压之 指定电压再加上电源电压 之电压。 2﹒一种半导体记忆装置,具备有:字线:选择装置, 用来产生选择信号藉以 选择上述之字线;驱动装置,依照上述之选择信号 来驱动上述之字线,上 述之驱动装置包含有:转换电晶体,具有用以接受 电源电压之闸极,藉以 依照上述之选择信号传达电压驱动器电晶体,具有 闸极用以接受经由上述 之转换电晶体所传达之电压,用来将上述之字线充 电到指定之电压;更具 备有电压控制装置,在回应活动期间之开始时,将 施加在上述转换电晶体 之闸极之电压升压成为上述之电源电压再加上转 换电晶体之临界値电压之 电压,在回应上述之字线上驱动时,使上述被升压 之电压回到上述之电源 电压。 3﹒一种半导体记忆装置,其备有:字线;选择装置, 用来产生选择信号藉以 选择上述之字线;驱动装置,依照上述之选择信号 来驱动上述之字线;高 电压产生装置,用来产生高于电源电压之指定高电 压;上述之驱动装置包 含有:高电压供给装置,依照上述之选择信号供给 上述之高电压;转换电 晶体,具有用以接受来自上述高电压产生装置之上 述高电压之闸极,藉以 传达来自上述高电压供给装置之电压,和驱动器电 晶体,具有闸极用以接 受经由上述之转换电晶体所传达之电压,用来将上 述之字线充电到指定之 电压。 4﹒如申请专利范围第3项之半导体记忆装置,其中 上述之电压供给装置包含 有:第1节点,依照上述之选择信号,用以接受电压; 第2节点,连接引 上述之转换电晶体;第1充电装置,在非选择时,依照 上述第2节点之电 压,将上述第1节点充电到上述之高电压;和第2充电 装置,在选择时, 依照上述第1节点之电压,将上述第2节点充电到上 述之高电压。 3﹒如申请专利范围第4项之半导体记忆装置,其中 更包含有转换电晶体,具 有闸极用来接受上述之电源电压,被连接在上述选 择装置之输出和上述第 1节点之间。 6﹒一种半导体记忆装置,具备有:多个字线;多个驱 动装置,被设置成对应 到上述之多个字线;选择装置,被设置成让上述之 多个驱动装置共用,用 来产生选择信号;开关装置,被连接在上述之选择 装置和上述多个驱动装 置之间,用来选择性的使来自上述选择装置之选择 信号传达到上述多个驱 动装置之任何一个;上述之多个驱动装置分别包含 有:转换电晶体,依照 上述之选择信号来传达电压,驱动器电晶体,具有 闸极用以接受经由上述 之转换电晶体所传达之电压,用来将上述之字线充 电到指定之电压,和电 压供给装置,用来将高于电源电压之指定电压供给 到上述之转换电晶体之 闸极。 7﹒如申请专利范围第6项之半导体记忆装置,其中 更包含有高电压产生装置 ,用来产生高于上述电源电压之指定高电压;上述 之开关装置包含有多个 开关电晶体分别被连接在上述上选择装置和上述 之多个驱动装置之间;分 别被包含在上述驱动装置之上述电压供给装置包 含有:第1节点,连接到 对应之开关电晶体,第2节点,连接到上述之转换电 晶体,第1充电装置 ,在非选择时,依照上述之第2节点之电压,将上述第 1节点充电到上述 之高电压,第2充电装置,在选择时,依照上述第1节 点之电压,将上述 之第2节点充电到上述之高电压,和放电装置,在非 选择时,依照指定之 重设信号,使上述之第2节点进行放电。图示简单 说明 图1是方块图,用来表示第1实施例 之DRAM之全体之构造。 图2是电路图,用来表示被包含在图 1之DRAM之列解码器和字驱动器之构造。 图3是电路图,用来表示被包含在图 1之DRAM之B升压电路之构造。 图4是电路图,用来表示被包含在图 1之DRAM之箝位电路之构造。 图5是时序图,用来说明图2所示之 驱动器电路之动作。 图6是方块图,用来表示第2实施例 之DRAM之主要部份之构造。 图7是电路图,用来表示被包含在图 6之DRAM之B升压电路之构造。 图8是时序图,用来说明图6之实施 例之动作。 图9是方块图,用来表示第3实施例 之DRAM之主要部份之构造。 图10是电路图,用来表示被包含在图 9之DRAM之列解码器和字驱动器之构造。 图11是时序图,用来说明图10所示之 驱动器电路之动作。 图12是电路图,用来表示被包含在第 4实施例之DRAM之列解码器和字驱动器之 构造。 图13是时序图,用来说明图12所示之 驱动器电路之动作。 图14表示被包含在第5实施例之DRAM 之列解码器和字驱动器之构造。 图15是电路图,用来表示被包含在第 6实施例之DRAM之列解码器和字驱动器之 构造。 图16是时序图,用来说明图15所示之 图17是方块图,用来表示习知之DRAM 之全体之构造。 图18是电路图,用来表示被包含在图 17之DRAM之列解码器和字驱动器之构造。 图19是时序图,用来说明图18所示之 驱动器电路之动作。 |
