| 摘要 |
<p>Bei einer integrierten Schaltungsanordnung mit Junction-, MOS- und Bipolar-Transistoren zur Realisierung von logischen Funktionen ist ein Eingang (1) auf die Gates von n-Kanal- und p-Kanal-MOS-Enhancement-Transistoren (2,3) geführt, das Source des n-Kanal-MOS-Transistors (2) ist mit der Basis eines ersten Bipolar-Transistors (5) verbunden, das Drain des n-Kanal-MOS-Transistors (2) ist mit dem Drain des p-Kanal-MOS-Transistors (3), dem Gate eines zweiten n-Kanal-MOS-Transistors (4), dem Gate eines p-Kanal-MOS-Depletion-Transistors (7) und der Basis eines zweiten Bipolar-Transistors (6) zusammengeschaltet. Das Source des p-Kanal-MOS-Transistors (3) und der Kollektor des zweiten Bipolar-Transistors (6) sind mit der Betriebsspannung (9) verbunden, der Emitter des zweiten Bipolar-Transistors (6) und der Kollektor des ersten Bipolar-Transistors (5) sind mit einem Ausgang (10) zusammengeschaltet, das Drain des zweiten n-Kanal-MOS-Transistors (4) ist mit der Basis des ersten Bipolar-Transistors (5) verbunden, das Source des zweiten n-Kanal-MOS-Transistors (4) und der Emitter des ersten Bipolar-Transistors (5) sind mit Masse (11) zusammengeschaltet und zwischen dem Ausgang (10) und der Basis des ersten Bipolar-Transistors (5) ist eine Reihenschaltung eines n-Kanal-JFET (8) und des p-Kanal-MOS-Depletion-Transistors (7) angeordnet, wobei das Gate des n-Kanal-JFET (8) an Masse (11) oder am Drain des p-Kanal-MOS-Depletion-Transistors (7) angeschaltet ist. <IMAGE></p> |
