CACHE SUBSYSTEM FOR MICROPROCESSOR BASED COMPUTER WITH ASYNCHRONOUS AND SYNCHRONOUS DATA PATH

摘要

On décrit un circuit intégré qui utilise un élément de stockage (13) de mémoire RAM statique d'antémémoire, ce circuit intégré comprenant une interface de bus d'Unité Centrale (14) intégrant des circuits multiplexeurs/tampons (20) servant à optimaliser des opérations de lecture et écriture en rafale à travers le bus d'UC (14). Ces circuits permettant à une ligne complète d'antémémoire d'être lue/écrite lors d'un accès unique à l'ensemble de mémoire RAM statique (22). Une logique de commande est utilisée dans l'UC (10). L'interface de bus de mémoire comprend des tampons internes (40, 41, 45, 46) utilisés pour effectuer des lectures et des transferts de données de type "write-through", "write-back" et "snoop" sur le bus de mémoire. Une logique de recherche est utilisée pour déterminer le tampon interne approprié devant être utilisé pour un cycle de bus de mémoire particulier. En outre, une voie de données est prévue pour transmettre des données de manière transparente entre l'UC (10) et les interfaces de bus de mémoire sans perturber l'ensemble de mémoire RAM statique (22).