具整合乘法/加法单元之CPU

摘要

一种积体电路处理器结构，以更少的硬体，改善之速度及一更有效率之布局实施了数位信号处理（ＤＳＰ）之功能。该处理单元（ＣＰＵ）资源与一积体的乘法／加法单元共同来完成ＤＳＰ运算。使用ＣＰＵ内部暂存器作为ＤＳＰ乘法／加法功能之环形缓冲器使得用于乘法／加法单元之较低速的硬体量减至最低，而且也允许ＤＳＰ运算可以平行式地执行。该乘法／加法单元利用传统式乘法器原有之累加特性以便以改良过之布尔代数为两个带符号之二进制数自完成乘法运算，但却使用更少的周期时间及硬体。此乃藉着使用加法器于乘法器中以便将各项乘积相加而达成之。不必将带有一次乘积之结果的加法器于开始另一次乘积之前清除，而是将其结果保留，并将后续之所有部分乘积加于其上以产生一最终之输出。具有３２位元之乘法／加法单元之被乘数暂存器系被安排成两列的８个偶数位元，及两列的８个奇数位元，以便允许于单一之回圈中可以向左移两位，而且于其输入处提供与１６位元之资料闩锁之直接界面，于其输出处提供与３２位元之算术逻辑单元ＡＬＵ之剩余位元之直接界面。该加法／乘法单元之多工器使用三态之反相器而不使用耦合器，以便提供更紧密之布局及速度上之驱动能力。该乘法／加法单元也利用一种全静态３２位元之ＡＬＵ，其具有两级进位旁路。四个晶体静态进位放置了最小之负载于该链中。该乘法／加法单元产生互斥之附着旗标位元，以表示该乘积资料之一带符号之算术溢位。一旦这些附着旗标位元中有一个被设定为真，则另一个旗标位元就不可被设为真，直到两者均被重设为止。

主权项

1950871.一种资料处理系统用以执行程式指令及处 理资料,该资料处理系统包含: 一系统记忆体用以 储存资料; 一中央处理单元,其包含一内部暂存器 组用以储存资料,且更包含滙流排界面装置经由一 系统滙流排而连接到该系统记忆体以便将来自于 该系统记忆体的资料传送至该系统滙流排上;及 数学处理器装置,连接至该系统滙流排,用以对资 料实施数学运算,而该资料系由该数学处理器装置 取自于该系统滙流排者; 该控制处理单元反应于 一特定之程式指令,以便管理内部暂存器而作为该 数学处理器装置取回资料之用。2.如申请专利范 围第1项所述之资料处理系统,其中该数学处理器 装置包含一乘法/加法单元用以实施一连串之乘法 及加法运算于乘数资料及被乘数资料,而该些资料 系由该滙流界面装置经由该系统滙流排而被传送 到该乘法/加法单元。3.一种资料处理系统用以执 行程式指令并用以处理资料,该资料处理系统包含 : 一系统记忆体用以储存资料: 一中央处理器单元 ,其包含一内部暂存器档用以储存资料及滙流排界 面装置经由一系统滙流排而连接到该系统记忆体 以便将来自于该系统记忆体之资料传送到该系统 滙流排; 一乘法/加法单元连接到该系统滙流排用 以实施一连串之乘法及加法运算于乘数资料及被 乘数资料,而该些资料系由该乘法/加法单元自系 统滙流排取得者; 该中央处理单元反应于一乘法/ 加法程式指令以便管理该内部暂存器档如一环形 缓冲器,而该缓冲器提供了乘数位址及被乘数位址 以便乘数资料及被乘数资料可由该乘法/加法单元 取得。4.一种方法利用改良过之布尔代数而累加 一连串之乘积项,每一乘积项包含一乘数二进位値 及一被乘数二进位値,该方法包含: (a)起始化一加 法暂存器以储存一内部二进位数値作为一乘积项 计算之用,而该计算系针对该连串乘积项中之第一 乘积项而为之;(b)根据位元1/位元0加上分支位元组 合作为该第一乘积项之乘数二进位数値并利用该 第一乘积项中之被乘数二进位数値而实行一对应 之改良的布尔代数运算于该起始二进位数値,使得 该加法暂存器可以储存一个部分乘积二进位数値; (c)将乘数二进位数値向右移两位,经过该分支位元 ,并将被乘数二进位数値向左移两位;(d)根据位元1/ 位元0加上已移位之乘数二进位数値之组合并利用 已移位之被乘数数値,施行一对应之改良型布尔代 数运算部分乘积二进位数数値,使得该加法暂存器 能储存一结果二进位数値作为第一乘积项;(e)保留 结果二进位数値于该加法器作为一乘积项计算之 起始二进位数値,而该计算系针对该连串乘积项中 之一后续乘积项而言;及(f)交替地实施步骤(b)至(e) 于该连串中之每一乘积项; 其中存于该加法器之 最终进位数値系为该一连串乘积项之总和的最后 结果。5.一种乘法/加法单元用以对二进位资料作 乘算及加算,该乘法/加法单元包含:(a)一乘数暂存 器用以储存一16位元之二进位乘数数値;(b)一被乘 数输入暂存器用以储存一16位元之二进位乘数数 値;(c)一被乘数暂存器用以存一32位元之二进位被 乘数数値;而该数値系由该被乘暂器经由该被乘数 输入暂存器所接收;(d)一算术单元用以对该二进位 乘数数値及该二进位被乘数数値作乘算,以提供一 32位元之乘积;及(e)一32位元之加法暂存器用以储 存该乘积; 其中该被乘数暂存器实体上被安排成 四列,而每一列均具有8位元,第一列(最顶列)包含 较低字之偶数位元,第二列包含较高字之偶数位元 ,第三列包含较低字之奇数位元,而第四列包较高 字之奇数位元, 其中该被乘数暂存器之安排允许 在位元14至16及位元15至17之间以单一回路直接向 左移两位,及 其中该16位元输入暂存器完全适于跨 过该被乘数堆叠之顶端。6.如申请专利范围第5项 所述之乘法/加法单元,其中该算术单元使用一个 具有5个输入之CMOS多工器储存格,而该储存格利用 三态反相器。7.如申请专利范围第5项所述之乘法/ 加法单元,其中该算术单元使用一全静态之32位元 ALU,其具有两级之进位旁路。8.如申请专利范围第7 项所述之乘法/加法单元,其中该ALU使用一个具有 四个电晶体之静态进位链。9.一种符号算术溢位 指示器,其具有附着指示器用以指示出一符号算术 溢位发生于一符号(带正负号)资料乘法及加法运 算之后,该符号算术溢位指示器包含: 符号资料接 收器装置用以接收一乘数资料位元,一被乘数资料 位元,及一输出符号位元,分别代表该乘数资料,被 乘数资料,及乘积资料之极性,其中该乘积资料代 表该乘数及被乘数资料之乘算及加算结果; 逻辑 装置用以结合所接收之乘数,被乘数,及输出符号 位元,并据此而提供多个附着旗标位元代表该乘积 资料之符号算术溢位,其中该附着旗标位元具有互 斥真値状态;及 储存装置用以储存该些附着旗标 位元。