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Beschrieben wird ein Verfahren zur Busarbitration eines Multimastersystems, das mehrere auf einen globalen Datenbus (DB) zugreifende Master (M1-Mm) und mehrere auf einen globalen Identifikationsbus (IDB) zugreifende Busarbiter (BA1-BAm) aufweist. Ein jeder aktive Busarbiter (BA1-BA4) legt ein Busanforderungssignal (BRQT1-BRQT4) auf den Identifikationsbus (IDB), daß ein k Bit breites, die Priorität des dem Busarbiter (BA1-BAm) zugewiesenen Masters (M1-Mm) repräsentierendes Identifikationswort (IDW1-IDW4) enthält. In einem jeden Priorisierungsschritt des Buszuteilungszyklusses wird auf dem Identifikationsbus (IDB) durch eine logisches Verknüpfung gleichwertiger Bits ein logischer Pegel erzeugt, der anschließend mit den korrespondierenden Bits der angelegten Identifikationsworte (IDW1-IDW4) verglichen wird. Erfindungsgemäß ist vorgesehen daß die k Bits der Identifikationsworte (IDW1-IDW4) der Busarbiter (BA1-BA4) zeitlich versetzt auf den Identifikationsbus (IDB) angelegt werden, daß in einem jeden Priorisierungsschritt des Buszuteilungszyklusses (BZ1-BZ4) jeweils nur diejenigen Bits der Identifikationsworte (IDW1-IDW4) auf den Identifikationsbus (IDB) gelegt werden, die eine gleiche binäre Wertigkeit aufweisen, und daß in jedem Priorisierungsschritt des Buszuteilungszyklusses (BZ1-BZ4) diejenigen Busarbiter (BA1-BA4) aus der Busarbitration dieses Buszuteilungszyklusses ausscheiden, bei denen das in diesem Priorisierungsschritt auf den Identifikationsbus (IDB) angelegte Bit nicht mit dem logischen Pegel (LP) des Identifikationsbusses (IDB) übereinstimmt. <IMAGE>
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