| 摘要 |
Un dispositif de stockage à semiconducteur est pourvu d'un réseau de cellules de mémoire (8) relié à un bus de données par l'intermédiaire d'un premier circuit de sélection (6), d'un second circuit de sélection (7) réagissant à des premiers signaux de commande (PHI0, PHIx), d'un troisième circuit de sélection (8) réagissant à des seconds signaux de commande (PHI1-PHI8), un tampon d'adresses de ligne (17) réagissant au lancement d'un signal d'impulsion de sélection de lignes, d'un circuit de lecture d'adresses en mémoire (21) qui commande la lecture en mémoire d'une adresse de colonne chaque fois que l'on atteint un nombre prédéterminé de signaux d'impulsions de sélection de colonnes introduits, d'un tampon d'adresses de colonnes (19) réagissant à un troisième signal de commande fourni par le circuit de lecture d'adresses en mémoire (21), d'un décodeur de quartets (38) servant à générer les premiers et seconds signaux de commande, et d'un circuit de commande de porte (39). Pendant la période de lancement d'un signal d'impulsion de sélection de ligne, une fois qu'une adresse de colonne a été lue en mémoire, la prochaine adresse colonne de la cellule de mémoire à laquelle il faut accéder est pré lue en mémoire. |
