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Schaltungsanordnung zur Abbildung des logischen Adreßraums einer Prozessoreinheit (PU) auf den physikalischen Adreßraum eines Speichers (MM) mit einer über Daten- und Steuerleitungen (D,C) mit der Prozessoreinheit (PU) verbundenen Interpretationseinheit (IU), die ein in einen ersten Registerbereich und in einen, durch die Prozessoreinheit zu beschreibenden, zweiten Registerbereich aufgeteiltes Register (BCR) enthält, wobei die Interpretationseinheit (IU) den logischen Zustand der Prozessoreinheit (PU) fortlaufend auswertet, bei bestimmten logischen Zuständen den Inhalt des zweiten Registerbereichs in den ersten Registerbereich einschreibt und den Inhalt des ersten Registerbereichs als Adresse ausgibt, und mit einer über Adreßleitungen (A1,A2,A3) mit der Prozessoreinheit (PU), der Interpretationseinheit (IU) und dem Speicher (MM) verbundenen Verknüpfungseinheit, die aus von der Interpretationseinheit (IU) und der Prozessoreinheit (PU) übertragenen Adressen eine Gesamtadresse für den Speicher (MM) bildet. <IMAGE>
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