| 摘要 |
Une architecture de traitement numérique pour un détecteur (40) d'image à haute résolution, utilise une pluralité de processeurs numériques semblables (24a, 26a, 24b, 26b) pour effectuer le traitement temporel de la sortie du détecteur (40). Chaque processeur passe en mode de fonctionnement en réponse à des signaux de mise en route et d'arrêt provenant d'un séquenceur (28') programmable. Dans un mode de réalisation préféré, deux séries de processeurs traitent une résolution de lignes de 1024 pixels, la première série (24a, 26a) traitant la première moitié de chaque ligne et la deuxième série (24b, 26b) traitant la seconde moitié de chaque ligne. Ce type d'architecture est tout particulièrement utile lorsqu'un traitement vertical est nécessaire, et les délais d'attente nécessaires (50, 52) pour les lignes entières sont divisés en délais d'attente pouvant être partiellement remis à zéro qui résident dans chaque processeur. |
