| 主权项 |
1.一种半导体记忆体,具有由配置成列与行之记忆 体胞元所形成之记忆体胞元阵列,其包含: 在各行中的主控位元线对,包含第一及第二主控位 元线,而第一及第二主控位元线部份彼此垂直间隔 ,且第一及第二主控位元线在垂直方向上互相扭转 ,使得第一主控位元线及第二主控位元线交替地置 于彼此的上、下方,该垂直方向系垂直于记忆体胞 元阵列的主表面;以及 连结至记忆体胞元之各行的多个局部位元线对,其 中至少一局部位元线以可操作方式连结一主控位 元线。2.如申请专利范围第1项之半导体记忆体,其 中使用摺叠的位元线结构,该第一及第二主控位元 线包含真及互补主控位元线,且在一行中的局部位 元线对中至少一项具有一真局部位元线,其以可操 作方式连结真主控位元线,及一互补局部位元线, 其以可操作方式连结该行中的互补主控位元线。3 .如申请专利范围第1项之半导体记忆体,其中给定 局部位元线对中的一第一局部位元线以可操作方 式选择性地经第一开关连结该第一主控位元线,且 给定局部位元线对中的一第二局部位元线以可操 作方式选择性地经一第二开关连结该第二主控位 元线。4.如申请专利范围第1项之半导体记忆体,其 中各行中多数个局部位元线对选择性地经对应的 开关连结至该行中的主控位元线对。5.如申请专 利范围第2项之半导体记忆体,其中在行方向,以位 置上交替方式配置该真及互补局部位元线。6.如 申请专利范围第2项之半导体记忆体,其中该真及 互补局部位元线周期性地接受一相对于彼此的垂 直扭转,使得在垂直方向上,真及互补局部位元线 可交替置于彼此的上、下方。7.如申请专利范围 第1项之半导体记忆体,其中该记忆体胞元为8F2或 较小记忆体胞元。8.如申请专利范围第1项之半导 体记忆体,其中该记忆体胞元为大于8F2的记忆体胞 元。9.如申请专利范围第1项之半导体记忆体,更包 含一分层字元线结构,其包含多个主控字元线,各 主控字元线与至少一列相连,至少一次-主控字元 线以可操作方式连结各主控字元线,及多个连结该 记忆体胞元且可以操作方式连结该次-主控字元线 的局部字元线。10.一种半导体记忆体,具有由配置 成列与行之记忆体胞元所形成之记忆体胞元阵列, 其包含: 多个主控字元线,各与至少一列相连; 至少一次-主控字元线,以可操作方式连结各主控 字元线; 多个局部字元线,连结记忆体胞元,且以可操作方 式连结各次-主控字元线; 其中从多个电接点及多个字元线驱动器所构成的 集团中所选择出之电连结,将局部字元线与次-主 控字元线连结,且连结次-主控字元线及相关的主 控字元线。11.如申请专利范围第10项之半导体记 忆体,其中各主控字元线经开关以可操作方式连结 多个次-主控字元线,且连结不同列中的多个局部 字元线。12.如申请专利范围第11项之半导体记忆 体,其中与各主控字元线相关的字元线驱动器包含 多个连结在各主控字元线及M个不同列中多个次- 主控字元线之间的多个第一字元线驱动器,且多个 第二字元线驱动器连结于次主控字元线及N个不同 列之局部字元线之间,在此N大于M。13.如申请专利 范围第12项之半导体记忆体,其中N等于16,且M等于4, 使得各主控字元线与16列相关。14.如申请专利范 围第11项之半导体记忆体,其中各字元线驱动器包 含多个AND闸。15.一种在N层中所实施的字元线结构 ,在此N至少为3,其中在第i及i+1层之间且也在i+1及i+ 2层之间的字元线经电接点而连结,该电接点从下 列各项中选择: 多个隙缝,多个开关及多个电路。16.如申请专利范 围第15项之字元线结构,其中所有的电接点均包含 隙缝。17.如申请专利范围第15项之字元线结构,其 中所有的电接点均包含电开关。18.如申请专利范 围第15项之字元线结构,其中所有的电接点均包含 电路。19.一种半导体记忆体,具有由配置成列与行 之记忆体胞元所形成之记忆体胞元阵列,此记忆体 包含: 在一行中的主控位元线对,其包含第一及第二主控 位元线,而第一及第二主控位元线部份彼此垂直间 隔,且第一及第二主控位元线在垂直方向上互相扭 转,使得第一主控位元线及第二主控位元线交替设 置于彼此的上、下方,该垂直方向系垂直于记忆体 胞元阵列的主表面;以及 连结记忆体胞元之各行中的多个局部位元线对,其 中至少一局部位元线以可操作方式连结至一主控 位元线。20.如申请专利范围第19项之半导体记忆 体,其中使用摺叠的位元线结构,该第一及第二主 控位元线各别包含真及互补主控位元线,且在一行 中的局部位元线对中至少一项具有一真局部位元 线,其以可操作方式连结真主控位元线,及一互补 局部位元线,以可操作方式连结该行中的互补主控 位元线。21.如申请专利范围第19项之半导体记忆 体,其中给定局部位元线对中的一第一局部位元线 以可操作方式选择性地经第一开关连结该第一主 控位元线,以及一给定局部位元线对中的一第二局 部位元线以可操作方式选择性地经一第二开关连 结该第二主控位元线。22.如申请专利范围第19项 之半导体记忆体,其中各行中多个局部位元线对选 择性地经各别的开关连结该行中的主控位元线对 。23.如申请专利范围第20项之半导体记忆体,其中 在行方向,以位置上交替方式配置该真及互补局部 位元线。24.如申请专利范围第20项之半导体记忆 体,其中该真及互补局部位元线周期性地接受一彼 此对应的垂直扭转,使得在垂直方向上,真及互补 局部位元线可交替置于彼此的上、下方。25.如申 请专利范围第19项之半导体记忆体,其中该记忆体 胞元为8F2或较小记忆体胞元。26.如申请专利范围 第19项之半导体记忆体,其中该记忆体胞元为大于8 F2的记忆体胞元。27.如申请专利范围第19项之半导 体记忆体,更包含一分层字元线配置,其包含多个 主控字元线,其中各主控字元线与至少与一列连结 ,至少一次-主控字元线以可操作方式连结至各主 控字元线,及多个连结至该记忆体胞元且以可操作 方式连结至该次-主控字元线的局部字元线。28.一 种半导体记忆体,具有由配置成列与行之记忆体胞 元所形成之半导体记忆体阵列,其包含: 多个主控字元线,其中一主控字元线与至少一列相 连; 至少一次-主控字元线,以可操作方式连结至主控 字元线; 多个局部字元线,连结至记忆体胞元且以可操作方 式连结至次-主控字元线; 其中从多个电接点及多个字元线驱动器所组成的 集团中选择电连结,将局部字元线与次-主控字元 线相连结,且将次-主控字元线及主控字元线相连 结。29.如申请专利范围第28项之半导体记忆体,其 中主控字元线经开关以可操作方式连结至多个次- 主控字元线,连结至不同列中的多个局部字元线。 30.如申请专利范围第29项之半导体记忆体,其中字 元线驱动器包含多个连结在主控字元线及M个不同 列中的多个次主控字元线之间的多个第一字元线 驱动器,且多个第二字元线驱动器连结于次主控字 元线及N个不同列之局部字元线之间,在此N大于M。 31.如申请专利范围第30项之半导体记忆体,其中N等 于16,且M等于4,使得各主控字元线与16列相连。32. 如申请专利范围第28项之半导体记忆体,其中各字 元线驱动器包含多个AND闸。33.一种配置成N层的字 元线结构,在此N至少为3,其中在第i及i+1层之间且 也在i+1及i+2层之间的字元线经电接点连结,该电接 点从下列各项所组成的集团中选择:多个隙缝,多 个开关及多个电路。34.如申请专利范围第33项之 字元线结构,其中所有的电接点均包含隙缝。35.如 申请专利范围第33项之字元线结构,其中所有的电 接点均包含电开关。36.如申请专利范围第33项之 字元线结构,其中所有的电接点均包含电路。图式 简单说明: 第一图示习知技术分层位元线配置; 第二图示具有周期垂直扭转之摺叠位元线配置; 第三图示习知技术中分段型式的双字元线配置; 第四图习知技术中隙缝型式的双字元线配置; 第五图、第六图示本发明分层位元线结构之实施 例; 第七图示本发明中使用分段结构之分层字元线配 置之实施例; 第八图示一分段型式之双字元线结构; 第九图示本发明之另一分层,分段字元线结构; 第十图示本发明之隙缝分层字元线结构; 第十一图示含线性位元线之记忆体胞元阵列的示 意平面图;以及 第十二图为含对角位元线之记忆体胞元阵列的示 意平面图。 |
