| 主权项 |
1.一种半导体记忆装置之行路径布局构造,其中分 别与位元线(其又与数个记忆格加以连接)连接之 相同导电型式第一与第二电晶体之活性区的纵向 大致上系与位元线对所有者垂直。2.如申请专利 范围第1项之构造,其中第一与第二电晶体之一布 局构造保持: 汲极或源极两者之一系与位元线对之一连接而另 一汲极或源极系与切面资料线对之一连接; 用于第一与第二电晶体之活性区的一侧系共同与 邻近于第一与第二电晶体(其系与各别记忆格之位 元线对连接)之记忆格的位元线对连接;以及 该第一与第二电晶体之共享区系经由第二接触线 与切面线对接触而该第一与第二电晶体之非共享 活性区系经由第一接触线与位元线对接触。3.如 申请专利范围第2项之构造,其中分别地与位元线 对连接之该第一与第二电晶体之活性区系分别地 与金属导电层之第一接触线接触而该第一接点系 在第一接触线与位元线对彼此分别地交叉点处加 以形成。4.如申请专利范围第2项之构造,其中分别 地与切面资料线对连接之该第一与第二电晶体之 活性区系分别地与金属导电层之第二接触线接触 而该第二接点系在第二接触线与切面资料线对彼 此分别地交叉点处加以形成。5.如申请专利范围 第1项之构造,其中相同导电型式第一与第二电晶 体系为写入路径NMOS电晶体与读取路径PMOS电晶体 。6.如申请专利范围第1项之构造,其中该电晶体之 非共享活性区的边缘系以直接与邻接于非共享活 性区成网状的锯齿型方式加以形成,而一接点系以 锯齿型活性区的突出部份处之第一接触线加以作 成。7.如申请专利范围第2项之构造,其中以位元线 相同之第一金属所制成的切面资料线对系与位元 线对平行配置。8.如申请专利范围第1项之构造,其 中该第一与第二电晶体系在由全数的记忆格所占 据之一区域内以一预定长度之一多列构造方式加 以配置。9.如申请专利范围第1项之构造,其中该第 一与第二电晶体系由一预定数目的电晶体以一预 定长度之一多行与多列的混合构造方式加以配置 。10.如申请专利范围第9项之构造,其中该第一与 第二电晶体系由用于位元线第一电晶体与用于位 元柱的第二电晶体以一预定的顶/底顺序方式加以 配置。11.如申请专利范围第8项之构造,其中用于 闸极信号之一预定尺寸的空间系在第一与第二电 晶体的配置中由全数的记忆格所占据之一区域内 位于预定数目的记忆格行的两侧处加以形成。12. 如申请专利范围第7项之构造,其中该第一金属系 为铝。13.如申请专利范围第3或4项之构造,其中该 金属导电层系为钨。14.一种用以建构一半导体装 置之一写入行路径布局构造之方法,包含以下步骤 : 设定第一与第二电晶体,其包括分别地与数个记忆 格连接的位元线对,与该位元线对平行配置的切面 资料位元线对,第一接触线,金属导电层(安置于位 元线对之下而经由第一接点与位元线对接触),第 二接触线,一金属导电层(安置于位元线对之下而 经由第二接点与切面资料线对接触),汲极与源极, 与位元线对之纵向垂直之该活性区,以及与位元线 对连接的电晶体; 藉由使第一与第二电晶体的汲极分别与第一接触 线接触以及藉由接触部份将第一与第二电晶体与 位元线对连接,经由该第一接点,该第一接触线与 位元线对交叉; 藉由将第一与第二电晶体的源极定位为在直接相 邻记忆格的电晶体共享配置中,定位为与第二接触 线接触以及经由第二接点作成与部份(第二接触线 和切面资料线对彼此交叉处)之一接点;以及 以一顶/底顺序的方式排列用于位元线之第一电晶 体与用于位元线柱(位于为全数的记忆格所占据之 区域内)的第二电晶体。15.如申请专利范围第14项 之方法,其中该位元线对与切面资料线对系为相的 金属线所作成。16.如申请专利范围第14项之方法, 其中在籍由形成第一与第二电晶体的一个锯齿型 汲极边缘,藉由造成锯齿型汲极的突出部份与第一 接触线间的接点,并且更进一步地藉由造成网状的 相邻汲极的街点以便备置第一与第二电晶体的步 骤中额外包括一步骤。17.如申请专利范围第14项 之方法,其中于全数的记忆格所占据之一区域内以 一预定长度之一多别的混合构造方式配置第一与 第二电晶体的步骤中额外包括一步骤。18.如申请 专利范围第14项之方法,其中于一预定,全数的记忆 格所占据之一区域内以一预定长度之一矩阵(多行 与多列)构造方式配置第一与第二电晶体的步骤中 额外包括一步骤。19.如申请专利范围第14项之方 法,其中用于闸极信号之一预定尺寸的空间系在第 一与第二电晶体的配置中由全数的记忆格所占据 之一区域内于预定数目的记忆格行的两侧处加以 形成。20.一种半导体记忆装置之行路径布局构造, 包含: 位元线对,分别地在平行于Y-轴的记忆格间以一预 定间隔与数个记忆格连接;以及 写入路径NMOS电晶体的活性区与读出路径PMOS电晶 体的活性区以垂直于位元线对的方式纵向地加以 形成。21.如申请专利范围第20项之构造,其中该第 一与第二电晶体包含:写入路径NMOS电晶体的活性 区与读出路径PMOS电晶体的活性区系以垂直于位元 线对的方式纵向地加以配置,而写入路径NMOS电晶 体与读出路径PMOS电晶体系分别地加以配置于位元 线对之上或之下。22.如申请专利范围第20项之构 造,其中该第一与第二电晶体的写入路径NMOS电晶 体与读出路径PMOS电晶体之活性区系以垂直于位元 线对纵向的方式地加以配置,而读出路径PMOS电晶 体系加以定位于位元线对之上但写入路径NMOS电晶 体系加以定位于位元线对之下。23.如申请专利范 围第20项之构造,其中位于位元线对上的该写入路 径NMOS电晶体(第一与第二电晶体)之活性区系以垂 直于位元线对纵向的方式地加以配置,但定位于位 元线对下的读出路径PMOS电晶体(第一与第二电晶 体)之活性区系以平行于位元线对纵向的方式地加 以配置。24.如申请专利范围第21或22项之构造,其 中该写入与读取行路径布局构造更包含: 切面资料线对,平行于位元线对加以定位; 第一接触线,一金属导电层定位于位元线对底部以 便经由第二接点与切面资料线对接触; 第二接触线,一金属导电层定位于位元线对底部以 便经由第二接点与切面资料线对接触;以及 电晶体,定位于接触线之下,具有闸极,汲极与源极 活性区,该活性区系以垂直于位元线对纵向的方式 加以定位,其中该汲极/源极活性区域之一侧边区 域系分别地与第一接触线(其与位元线对交叉以便 用锯齿型网状方式经由位于一边缘处之第一接点 加以连接),该边缘部份(邻近的活性区域彼此接触) 系彼此相互插入,汲极/源极活性区的另一侧系与 邻近记忆格的电晶体共享,分别地与第二接触线接 触,经由第二接点于第二接触线与切面资料线对彼 此交叉点处接触,并与切面资料线对连接,而电晶 体在全数记忆格的区域内具有一预定数目记忆格 之行路径两侧形成一预定尺寸的空间,用于位元线 对的第一电晶体与用于位元线柱的第二电晶体系 以一顶/底的顺序加以配置并且与位元线对连接。 25.如申请专利范围第23项之构造,其中该写入行路 径布局构造更包含: 切面资料线对,平行于位元线对加以定位; 第一接触线,一金属导电层定位于位元线对之下以 便经由第一接点与切面资料线对接触; 第二接触线,一金属导电层定位于位元线对之下以 便经由第二接点与切面资料线对接触;以及 电晶体,配置于接触线之下,具有闸极,汲极与源极 活性区,该活性区系以垂直于位元线对纵向的方式 加以配置,该汲极区域系分别地与第一接触线(其 与位元线对交叉以便用锯齿型网状方式经由位于 一边缘处之第一接点加以连接),该部份邻近汲极 处以网状方式接触,该源极区系与邻近记忆格的电 晶体共享,分别地与第二接触线接触,经由第二接 点于第二接触线与切面资料线对彼此交叉点处接 触,并与切面资料线对连接,而电晶体在全数记忆 格的区域内之一预定数目记忆格之行的两侧处形 成一预定尺寸的空间,用于位元线对的第一电晶体 与用于位元线柱的第二电晶体系以一顶/底的顺序 加以配置并且与位元线对连接。26.如申请专利范 围第25项之构造,其中该位元线对与切面资料线对 系为相同的金属线。27.如申请专利范围第25项之 构造,其中一接点系在锯齿型活性区的突出部份处 与第一接线加以作成。图式简单说明: 图1系为一等效电路图用于举例说明一半导体装置 之习知行路径电晶体; 图2系为一等效电路图用于举例说明用于一单位元 线之一半导体装置的一个写入路径; 图3包括说明图形用于举例说明了限定应用至图4 到7的行路径电晶体之布局构造; 图4系为一平面示图用于举例说明根据本发明之一 第一具体实例之一半导体记忆装置的行路径电晶 体的一个部份布局构造; 图5系为一平面示图用于举例说明根据本发明之第 一具体实例的行路径电晶体的布局构造中之一单 电晶体100-1-a的配置; 图6系为一平面示图用于举例说明根据本发明之一 具体实例的电晶体之一非共享活性区; 图7系为一平面示图用于概要地举例说明根据本发 明之一具体实例的层之布局构造; 图8系为一平面示图用于举例说明被应用至根据本 发明之一第二具体实例的一个半导体记忆装置之 16个行记忆格之行路径电晶体的布局构造;以及 图9(图9a-9d)系为平面示图用于举例说明被应用至 根据本发明之一第三具体实例的一个SRAM之32个行 记忆格之行路径电晶体的布局构造。 |
