Digital phase locked loop.

摘要

Beschrieben wird eine digitale Phasenregelungsschleife (1) mit einem als Modulo-Addierer (11,12) aufgebauten, periodisch überlaufenden Digitaloszillator (10), und mit einer Prozessoreinrichtung (100), die zum Abgleich der Periodendauer T des Digitaloszillators (10) auf eine durch periodisch auftretende Synchronisierimpulse festgelegte Nominal-Periodendauer einen Phasenvergleich zwischen der Ist-Phase des Digitaloszillators (10) und einer Soll-Phase im Regeltakt der periodisch auftretenden Synchronisierimpulse durchführt. Erfindungsgemäß ist hierbei vorgesehen, daß die Prozessoreinrichtung (100) nach dem Einrasten des Digitaloszillators (10) auf die Nominal-Periodendauer den Phasenvergleich auf eine aus dem Digitaloszillator-Ausgangssignal erzeugte doppeltfrequente Signalfolge der halben Zeilenperiodendauer durchgeführt wird, daß das Digitaloszillator-Ausgangssignal einer Korrektureinrichtung (110) zugeführt wird, in der ein mit dem Digitaloszillator-Ausgangssignal verkoppeltes Adressphasensignal erzeugt wird, derart, daß bei einem nicht-periodisch auftretenden Synchronisierimpuls das Adressphasensignal um eine Periodendauer der Signalfolge der halben Zeilenperiodendauer gegenüber dem Digitaloszillator-Ausgangssignal verschoben wird. <IMAGE>