Arrangement for reduction of phase jitter.

摘要

Einrichtung zur Phasenjitterreduzierung für mindestens ein digitales Datensignal. Die Einrichtung soll bei geringem Bauteileaufwand eine wirksame Reduzierung des Phasenjitters des digitalen Datensignals ermöglichen. Es wird eine Speichereinheit (13) verwendet, mit einem Speicher (1), mit einer Einleseeinheit (2) zum Einlesen des digitalen Datensignals mit einem vorgeschalteten mit einem jitterbehafteten ersten Takt (6) getakteten ersten Zähler (4) und mit einer Ausleseeinheit (3) zum Auslesen des digitalen Datensignals mit einem nachgeschalteten mit einem gegenüber dem ersten Takt (6) jitterreduzierten zweiten Takt (8) getakteten und gegenüber dem ersten Zähler (4) zeitverzögerten zweiten Zähler (5). <IMAGE>