| 摘要 |
<P>La présente invention concerne un sérialiseur/désérialiseur de flux de données à n bits décalés au rythme d'une horloge, comprenant: <BR/> une matrice à n rangées et n colonnes de registres de 1 bit (00-77) dont chacun est connecté par son entrée à un premier commutateur relié à la sortie du registre de la même rangée et de la colonne de rang inférieur et à un deuxième commutateur connecté à la sortie du registre de la même colonne et de la rangée de rang supérieur, <BR/> des bornes d'entrée (E0-E7) reliées aux registres de la colonne de rang inférieur et de la rangée de rang supérieur, <BR/> des bornes de sortie (S0-S7) reliées aux registres de la colonne de rang supérieur et de la rangée de rang inférieur, <BR/> dans lequel les cellules de la matrice sont disposées en triangle, les cellules étant disposées les unes par rapport aux autres selon la structure qui correspond à un repliement d'une matrice carrée autour de sa diagonale.</P>
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