| 发明名称 |
Circuit for detecting zero result of addition/subtraction by simultaneously processing each pair of corresponding bits of a pair of given numbers in parralel |
| 摘要 |
|
| 申请公布号 |
US5020016(A) |
申请公布日期 |
1991.05.28 |
| 申请号 |
US19890345253 |
申请日期 |
1989.05.01 |
| 申请人 |
NEC CORPORATION |
发明人 |
NAKANO, MASAKO;YAMAGAMI, YUTAKA |
| 分类号 |
G06F7/04;G06F7/50;G06F7/508;G06F7/57 |
主分类号 |
G06F7/04 |
| 代理机构 |
|
代理人 |
|
| 主权项 |
|
| 地址 |
|
