| 主权项 |
1﹒一种记忆体包含:一半导体基层具有主要表面及槽沟,有一纵向轴设列于槽沟中;储存机件配列于该槽构之既定侧壁上;转接机件包括一伸长载流元件,配列于该槽沟之既定侧壁内,以纵向方向与该槽沟之纵向轴的方向平行,及一控制元件,配列于该槽沟之既定侧壁上,位于该储存机件及该伸长载流元件之间,并与该储存机件耦合;及一第一电导线配列于半导体基层之主要表面上,与该转接机件之控制元件接触,并有一纵向轴被配置与槽沟之纵向轴正交。2﹒根据申请专利范围第1项所述之记忆体,其中所述储存机件为一电容器,所述转接机件为一场效电晶体。3﹒一种记忆体阵列包含:一半导体基层有主要表面及一槽沟构成于其间;第一及第二间距分隔的储存机件,配列于该槽沟之第一侧壁上;第三及第四间距分隔的储存机件,配列于该槽沟之第二侧壁上;第一及第二转接机件,配列于该第一侧壁上,分别位于第一及第二储存机件与该半导体基层之主要表面之间;第三及第四转接机件,配列于该第二侧壁上,分别位于第三及第四储存机件与该半导体基层之主要表面之间;该第一、第二、第三及第四转接机件,各包括一载流元件及一控制元件;第一机件配列于该槽沟之第一侧壁上,以便与第一及第二转接机件之载流元件交相连接;第二机件配列列于该槽沟之第二侧壁上,以便与第三及第四转接机件之载流元件交相连接;及第一及第二电导线配列于该半导体基层之主要表面上,该第一电导线与第一及第三转接机件之控制元件连接,该第二电导线与第二及第四转接机件之控制元件连接。4﹒根据申请专利范围第3项所述之记忆体阵列,其中,该储存机件为电容器,该转接机件为场效电晶体。5﹒一种记忆体包含:一半导体基层,其有主要表面及一槽沟配列其间;一第一储存电容器,配列于该槽沟之第一侧壁上;一第一场效电晶体,配列于该槽沟之第一侧壁上,位于储存电容器与半导体基层的主要表面之间:一第一电导线,配列于该基层之主要表面上,与该电晶体之控制电极接触;一第二电导线,配列于该槽沟之第一侧壁内,与该电晶体之载流电极连接。6﹒根据申请专利范围第5项所述之记忆体,更包括:一第二储存电容器,配列于该槽沟之第二侧壁上;一第二场效电晶体,配列于该槽沟之第二侧壁上,位于第二储存电容器与该基层的主要表面之间;该第一电导线与该第二电晶体之控制电极接触。7﹒一种记忆体阵列包含:一半导体基层,具有一主要表面及一槽沟成其间;第一及第二间距分隔的储存电容器,配列于该槽沟之第一侧壁;第三及第四间距分隔的储存电容器,配列于该槽沟之第二侧壁;第一及第二场效电晶体,配列于该第一侧壁上,分别位于第一及第二储存电容器与该基层之主要表面上;第三及第四场效电晶体,配列于该第二侧壁上,分别位于第三及第四储存电容器与该基层之主要表面上;第一字线,配列于该半导体基层之主要表面上,与该第一及第三场效电晶体之闸极交相连接;第二字线,配列于该半导体基层之主要表面上,与该第二及第四场效电晶体之闸极交相连接;第一数元/辨识线,配列于该槽沟之第一侧壁内,与该第一及第二电晶体之载流电极交相连接;及第二数元/辨识线,配列于该槽沟之第二侧壁内,与该第三及第四场效电晶体之载流电极交相连接。8﹒一种动态随机存取记忆体包含:一半导体基层,具有主要表面及一槽沟构成于其间,含有一纵向轴;第一及第二间距分隔的储存电容器,循沿该槽沟之第一侧壁配列;第一伸长的数元/辨识扩散区,配列于该槽沟之第一侧壁内,与该槽沟之纵向轴之方向平行;及第一及第二间距分隔的字线,配列于该基层之主要表面上,该第一字线,被配置以控制流动于第一储存电容器与数元/辨识扩散区之间的电流,该第二字线,被配置以控制流动于第二储存电容器与数元/辨识扩散区之间的电流。9﹒根据申请专利范围第8项所述之动态随机存取记忆体,其中,该字线被配置与该槽沟之方向正文。10﹒根据申请专利范围第9项所述之动态随机存取记忆体,其中,该槽沟有一第二侧壁,与该第一侧壁对峙,并更包括:第三及第四间距分隔的储存电容器,沿该第二侧壁配列;及一第二伸长数元/辨识扩散区,配别于该槽沟之第二侧壁内,与该槽沟之纵向轴的方向平行,该第一字线更被配置以控制流动于该第三储存电容器与第二伸长数元/辨识扩散区之间的电流,该第二字线更被配置以控制流动于该第四储存电容器与第二伸长数元/辨识扩散区之间的电流。11﹒根据申请专利范围第8项所述之动态随机存取记忆体,其中,各储存电容器均包括一扩放区,配列于该第一侧壁,及一导电板,配列于该槽沟内,与该扩散区绝缘。12﹒根据申请专利范围第11项所述之动态随机存取记忆体,更包括一绝缘层,配列于该导电板上,位于该字线与导电板之间。13﹒根据申请专利范围第11所述之动态随机存取记忆体,其中,该导电板与字线系由掺杂的多晶矽材料所制成。14﹒根据申请专利范围第13项所述之动态随机存取记忆体,其中,该字线更含有矽化物。15﹒根据申请专利范围第10项所述之动态随机存取记忆体,其中,各储存电容器均包括一扩散区,配列于该第一及第二侧壁之一中,及一导电板配列于该槽沟内,与该扩散区绝缘。16﹒根据申请专利范围第15项所述之动态随机存取记忆体,更包括一绝种层,配列于该导电板上,位于该字线与导电板之间。17﹒根据申请专利范围第15项所述之动态随机存取记忆体,其中,该导电板及字线均由掺杂的多晶矽材料所制成,更包括一绝缘介质,配列于该第一及第二字线之间。18﹒根据申请专利范围第17项所述之动态随机存取记忆体,其中,该绝缘介质为聚醯亚胺。19﹒一种动态随机存取记忆体包含:一半导体基层,具有主要表面及一槽沟配列其间,并有一纵向轴及第一与第二侧壁第一及第二储存机件,该第一储存机件被配列于该第一侧壁之下面部份,该第二储存机件被配别于该第二侧壁之下面部份,各储存机件均包括一储存节点,配列于该半导体基层之内;第一及第二转接机件,分别配列于该槽沟之第一及第二侧壁上,各转接机件均有一伸长扩散区及一控制电极,该第一转接机件之伸长扩散区,被配列于第一侧壁之上面部份,与该槽沟之纵向轴的方向平行,该第一转接机件之控制电极被配列于该第一转接机件之扩散区与第一储存机件之间,该第二转接机件之伸长扩散区被配列于第二侧壁之上面部份,与该槽沟之纵向轴的方向平行,该第二转接机件之控制电极被配列于该第二转接机件之扩散区与第二储存机件之间;及一导电线,配列于该半导体基层之主要表面上,与该第一及第二转接机件之控制电极接触。20﹒一种记忆体包含:一半导体基层,具有主要表面及一槽沟,配列其间,并有一纵向轴;第一及第二储存机件,配列于该槽沟之第一侧壁上;第一及第二转接机件,各有一控制元件及一伸长载流元件,配列于该槽沟之第一侧壁上,分别位于第一及第二储存机件与该基层之主要表面之间,并与个别储存机件耦合,该伸长载流元件交相连接,配列于该第一侧壁内,并配置与该槽沟之纵向轴平行;及第一及第二电导线,配列于该半导体基层之主要表面上,各有一纵向轴,配置与该槽沟之纵向轴正交,该第一电导线与该第一转接机件之控制单元接触,该第二电导线则与该第二转接机件之控制单元接触。21﹒根据申请专利范围第20项所述之记忆体,其中,该槽沟有一第二侧壁,与其第一侧壁对峙,并更包括:第三及第四储存机件,配列于该第二侧壁上;第三及第四转接机件,各有一控制元件及载流元件,配列于该第二侧壁上;该第一电导线与该第三转接机件之控制单元连接,该第二电导线与该第四转接机件之控制元件连接。22﹒根据申请专利范围第21项所述之记忆体,其中,各该储存机件为一电容器,具有一扩散区于该基层中,及一导电板自该侧壁绝缘。23﹒根据申请专利范围第22项所述之记忆体,其中,该导电板及该第一与第二导电线,含有掺杂的多晶矽。24﹒一种多数的电路结构形成于一基层上,以间距关系配列于一具有第一及第二主要侧壁及一底部之伸长槽沟内,包含:多数组第一及第二分离的储存机件,以间距关系配列于槽沟之下面部份,每组包含第一及第二储存节点,各沿第一及第二主要侧壁的下面部份形成,及第一导体配列于槽沟之下面部份,该第一导体与既定槽沟内之各组均交相连接;及多数组第一及第二分离的转接机件,以间距关系配列于槽沟的上面部份,每组第一及第二分离的转接机件,分别与第一及第二分离的储存机件耦合,第一及第二分离的转接机件的每组均含有第一及第二扩散的轨道,各沿第一及第二主要侧壁形成,并分别自第一及第二节点间距分隔,及一第二导体配列于槽沟的上面部份内,每组的第二导体自第一导体被隔离,并与邻接各组之第二导体隔离。图示简单说明图1为一种动态单装置记亿单元之电路图,由此表示各主要元件;图2为本发明结构之两动态储存格之剖视图,取自图3之直线2一2;图3为本发明之两储存格之平视图,配列于槽构之对面侧壁上;图4为储存格2 2行列之平视图,各储存格为图2及图3所例解之型式;图5及图6为图4所例解之行列之剖视图,各取自图4之直线5一5及6一6。 |
