| 摘要 |
<p>Die Erfindung betrifft einen in Planartechnologie erstellten Großchip mit Schalttransistoren. Erfindungsgemäß werden entlang von Emitterstreifen (1) jeweils in ersten Emitterbereichen TA erste Kontaktfenster KEA und in zweiten Emitterbereichen TI zweite Kontaktfenster KEI eingebracht. Über die zweiten Kontaktfenster KEA ist jeweils eine Emitterleiterbahn (4) geführt. Die ersten Kontaktfenster KEA sind dagegen jeweils mit einer Metallisierung (5) versehen, die nicht unmittelbar Verbindung mit der Emitterleiterbahn (4) hat. Im Bereich zwischen den jeweiligen Kontaktfenstern KEA und KEI wird eine Widerstandsschicht definiert, durch die ein Emittervorwiderstand RVE bestimmt ist. Durch Variation des Abstands und der Form der Kontaktfenster läßt sich dieser Emittervorwiderstand RVE für jeden Transistorbereich für eine optimale Stromgleichverteilung anpassen.</p> |
