Circuit for adapting the rates of two signals.

摘要

Die beschriebene Schaltungsanordnung zur Anpassung der Bitraten zweier Signale wird z.B. bei plesiochronen Multiplexern benötigt, um die plesiochronen Signale, die zu einem Digitalsignal der nächst höheren Hierarchie zusammengefaßt werden sollen, auf die gleiche Bitrate zu bringen. Für diesen Zweck enthält die Schaltungsanordnung einen elastischen Speicher (4) sowie eine Stopfentscheidungsschaltung (15, 16). Damit eine Schaltungsanordnung mit derartigen Merkmalen für Bitraten in der Größenordnung von 140 Mbit/s brauchbar ist und dennoch überwiegend in CMOS-Technologie ausgeführt werden kann, sind Mittel (11, 14) vorgesehen, mit denen der Bittakt des ersten und des zweiten Signales im Verhältnis 1:n untersetzt wird. Weiterhin wandelt ein Serien-Parallel-Wandler (2) Bitgruppen von n seriellen Bits des ersten Signales in Bitgruppen von je n parallelen Bits, die gruppenweise in den elastischen Speicher (4) eingeschrieben und ebenso wieder aus ihm ausgelesen werden. Die ausgelesenen parallelen Bitgruppen werden an einer steuerbaren Auswahlmatrix (5) mit n Ausgängen zugeführt, die Mittel enthält, mit denen n ausgewählte Bits von mehr als einer Bitgruppe an die n Ausgänge übertragen werden. Die Stopfentscheidungsschaltung (15, 16) steuert den Auslesevorgang aus dem elastischen Speicher (4) sowie die Auswahlmatrix (5) in Abhängigkeit von ihren Entscheidungen.