| 摘要 |
<p>Die Erfindung kommt vorzugsweise bei der Pruefung komplexer digitaler Schaltkreise zur Anwendung, insbesondere wenn bei diesen mehrere verschiedene Taktsignale Verwendung finden. Die vorgeschlagene Anordnung besitzt Dateneingaenge und einen Schiebedateneingang, Datenausgaenge und einen Schiebedatenausgang sowie Takt- und Steuersignaleingaenge. Sie enthaelt eine Flipflopanordnung aus zwei oder drei getakteten, zu einem Scan-path verschaltbaren Latches, wobei dem ersten Latch ein Multiplexer vorgeschaltet ist, dessen Dateneingaenge an den Eingaengen der Anordnung angeschlossen sind. Erfindungsgemaess sind ein Schaltungstakt, ein Testtakt und ein Schaltungstaktunterdrueckungssignal auf ein die genannten Signale verknuepfendes Logiknetzwerk gefuehrt, an dessem Ausgang ein generierter Steuertakt steht. Das Schaltungstaktunterdrueckungssignal ist weiterhin auf den Steuereingang des Multiplexers gelegt. Die Takteingaenge des ersten und zweiten Latches sind zueinander negiert am Stuertakt, der Takteingang eines dritten Latches ist am Schaltungstaktunterdrueckungssignal angeschlossen. Bestimmte Ausgaenge der Latches realisieren die Ausgaenge der Anordnung. Angegeben sind Ausgestaltungsvarianten der Flipflopanordnung als Master-Slave-Flipflop oder Latchanordnung, wahlweise ausgelegt fuer den Test von Stuck-open-Fehlern.</p> |
