Semi-conductor memory internal parallel test method and apparatus.

摘要

Die Erfindung beschreibt ein Verfahren und eine Paralleltestvorrichtung, mit der mehrere Speicherzellen eines Halbleiterbausteins parallel ausgetestet werden können. Die aus den Speicherzellen ausgelesenen Informationen, die über die Paralleltestvorrichtung weitergeleitet werden, geben an, ob alle Zellen fehlerfrei sind oder nicht. Liegt genau ein Fehler vor, so gibt der Paralleltest die Adresse der fehlerhaften Speicherzelle an. Als Testmuster werden Codeworte im Sinne des Hammingcodes verwendet. Die Länge der Codeworte entspricht der Anzahl der parallel zu testenden Speicherzellen. Die Paralleltestvorrichtung, die auf dem Speicherchip realisiert wird, ist in Form von gewichteten Paritätsprüfschaltungen aufzubauen.