| 主权项 |
1.数字FIFO存储器由n个并行信号通道(b1……bn)的绝缘栅场效应晶体管和存储单元阵列(Zf)组成，通道的输入端连接于存储器的数据输入端(de)，输出端连接到存储器的数据输出端(da)。每个信号通道具有m个串联的，相同的存储单元(c…)，每一单元具有起动输入端，时钟脉冲信号以这样的方式加到存储单元，使得信号流方向上的邻接存储单元一个接一个地变成导通。其特征在于：各个信号通道的输入端直接连接数据输入端(de)；且其输出端连于数据输出端(da)；一个第一时钟脉冲驱动器(tt1)，一个第二时钟脉冲驱动器(tt2)，以及一个第m时钟脉冲驱动器(ttm-1，ttm)分别与n个第一存储单元(c…1)，n个第二存储单元(c…2)以及n个第m存储单元(c…m-1，c…m)相联系；复位信号(rs)和基本时钟脉冲信号(g1)以大于最大输入数据率(g2)两倍的频率馈给具有相同结构的M个时钟脉冲驱动器(tt…)；每个时钟脉冲驱动器(tt…)具有复位输入端(rs)，数据可获得输入线(ve)和数据可获得输出线(va)，时钟脉冲驱动器(tt2)的数据可获得输入线(ve)连接于紧接着的前一个时钟脉冲驱动器(tt1)的数据获得输出线(va)，以及数据请求输入线(re)和数据请求输出线(ra)，时钟脉冲驱动器(tt1)的数据请求输入线(re)连接于其后的时钟脉冲驱动器(tt2)的数据请求输入线(ra)；加在第一个时钟脉冲驱动(tt1)的数据可获得入线(ve)上的信号表明有效输入数据的出现，并且加在最后一个时钟脉冲驱动器(ttm)的数据请求输入线上的信号表示“下一个数据字需要被传输到输出端”。在每一信号通道(b1··bn)中，在第一存储单元(c1··)之前的是多路分配器(d x)的多路分离单元，且最后一个存储单元(c…m)之后是多路转换器(mx)的多路传输单元。每个多路分离单元包括一个第一辅助存储单元(z…1)和一个第二辅助存储单元(z··1)的串联组合，这些辅助存储单元具有与存储单元相同的内部电路，最后一个信号通道(bn)的多路分离单元中第一辅助存储单元(zn1)的起动出入端与势能(vo)相连接，该势能保持第一辅助存储单元(zn1)的输入端连续打开；其余的第一辅助存储单元的启动输入端由n个连续作用的输入时钟脉冲信号(e…)根据输入数据率(g2)进行控制，第一，第二和倒数第二个输入时钟脉冲信号(e1，e2，en-1)被分别加到第一信号通道(b1)，第二信号通道(b2)，和倒数第二个信号通道(b n-1)中的第一辅助存储单元(z…1)，且最后一个输入时钟脉冲信号(gn)被加到全部第二辅助存储单元(z…2)并且，输入数据率(g2)小于/等于基本时钟脉冲信号(g1)的n倍频率的一半。 |
