| 摘要 |
Le circuit récepteur de données sérielles ci-décrit comprend un circuit détecteur (20) d'entrée de bit de poids fort, produisant un signal de commande déterminé en synchronisme avec la réception du bit de poids fort des données sérielles de numération à complément à 2, et un circuit convertisseur de données (30A) qui effectue une extension de signe de données sérielles pour sortir les données étendues sous forme de données parallèles pendant que ledit signal de commande est actif, et qui décale les données sérielles du bit de poids faible au bit de poids fort afin de les sortir sous forme de données parallèles pendant que ledit signal de commande est inactif. On prévoit en outre un circuit de traitement de données à signe étendu (40) qui convertit les données sérielles en des données à signe étendu en fonction d'un signal de commande de mise en forme. Cet agencement permet d'obtenir des données parallèles à numération à complément à 2 à partir d'un ensemble quelconque de données entrées de manière sérielle, présentant un nombre variable de bits d'entrée, et qui sont à numération à complément à 2, en binaire décalé, et en binaire pur. |
